北海道大学 大学院情報科学研究院

卒業生とその進路

エッジAI向け省電力ニューラルネットワーク集積回路の構築


安藤 洸太

2019 年度 転籍 ／博士課程2年次
平成30年度〜日本学術振興会特別研究員

研究の概要

ニューラルネットワーク(Neural Network)を用いた深層学習(Deep Learning)が画像・音声認識や自動運転などの技術に応用され、その高い精度と汎用性により注目を集めています。しかしながらニューラルネットワークの計算処理は膨大であるため、現在はデータセンターの大規模な計算機を使ったクラウド上での処理が主流でありますが、目前に迫るIoT時代に向けて端末側で低電力かつ高速に処理する方法が望まれます。私の研究では、ニューラルネットワークの計算量とデータ量を削減できる二値化近似アルゴリズム(Binary Neural Network)を用い、メモリ直近で完結する並列処理を行って単一LSIで高効率にニューラルネットワークを処理するアクセラレータを設計しています。

学術論文

  1. Yamazaki H., Akeno I., Nobori K., Asai T., and Ando K., "Proposal and evaluation of recurrent neural network training by multi-phase qua ntization optimizer," Nonlinear Theory and Its Applications, vol. E16-N, no. 1, (2025), in press.
  2. Akeno I., Yamazaki H., Asai T., and Ando K., "Multi-phase-quantization optimizer and its architecture for edge AI training," Nonlinear Theory and Its Applications, vol. E16-N, no. 1, (2025), in press.
  3. Arai F., Hori A., Marukame T., Asai T., and Ando K., "Common Bases Hypothesis: exploring multi-task collaborative learning of neural networks," Nonlinear Theory and Its Applications, vol. , (2025), in press.
  4. Nobori K., Yamazaki H., Marukame T., Asai T., and Ando K., "Evaluation of the encoder-decoder model's common representation acquisition t oward its application in edge computing," Nonlinear Theory and Its Applications, vol. , (2025), in press.
  5. Minagawa K., Ando K., and Asai T., "Performance evaluation of Bayesian neural networks in detecting out-of-distribution image data and a study on data preprocessing," Nonlinear Theory and Its Applications, vol. E15-N, no. 4, pp. 709-724 (2024).
  6. Kojima S., Minagawa K., Saito T., Ando K., and Asai T., "Acquisition of physical kinetics of permanent magnet DC motor by reservoir computing," Nonlinear Theory and Its Applications, vol. E15-N, no. 4, pp. 899-909 (2024).
  7. Saito T., Ando K., and Asai T., "Extending binary neural networks to Bayesian neural networks with probabilistic interpretation of binary weights," IEICE Transactions on Information and Systems, vol. E107-D, no. 8, pp. 949-957 (2024).
  8. Muramatsu S., Nishida K., Ando K., and Asai T., " Stochastic memory device based on a bistable system model with a simple analog circuit," Nonlinear Theory and Its Applications, vol. E15-N, no. 2, pp. 249-261 (2024).
  9. Abe Y., Nishida K., Ando K., and Asai T., "SPCTRE:Sparsity-constrained fully-digital reservoir computing architecture on FPGA," International Journal of Parallel, Emergent and Distributed Systems, vol. 39, no. 2, pp. 197-213 (2024).
  10. Hagiwara N., Kunimi T., Ando K., Akai-Kasaya M., and Asai T., "Design and evaluation of brain-inspired predictive coding networks based on the free-energy principle for novel neuromorphic hardware," Nonlinear Theory and Its Applications, vol. E15-N, no. 1, pp. 107-118 (2024).
  11. Yamakawa S., Ando K., Akai-Kasaya M., and Asai T., "A novel small-signal detection method using divergence properties of second-order linear differential equations," Electronics Letters, vol. 59, no. 16, e12928 (2023).
  12. Hagiwara N., Asai T., Ando K., and Akai-Kasaya M., "Fabrication and training of 3D conductive polymer networks for neuromorphic wetware," Advanced Functional Materials, vol. 33, no. 42, 02300903 (2023).
  13. Yan J., Ando K., Yu J., and Motomura M., "TT-MLP: Tensor Train Decomposition on Deep MLPs," IEEE Access, vol. 11, pp. 10398-10411 (2023).
  14. Jimbo S., Okonogi D., Ando K., Chu T.V., Yu J., Motomura M., and Kawamura K., "A Hybrid Integer Encoding Method for Obtaining High-quality Solutions of Quadratic Knapsack Problems on Solid-state Annealers," IEICE Transactions on Information and Systems, vol. E105-D, no. 12, pp. 2019-2031 (2022).
  15. Suzuki J., Kaneko T., Ando K., Hirose K., Kawamura K., Chu T.V., Motomura M., and Yu J., "ProgressiveNN: Achieving Computational Scalability with Dynamic Bit-Precision Adjustment by MSB-first Accumulative Computation," International Journal of Networking and Computing, vol. 11, no. 2, pp. 338-353 (2021).
  16. Yamamoto K., Kawamura K., Ando K., Mertig N., Takemoto T., Yamaoka M., Teramoto H., Sakai A., Takamaeda-Yamazaki S., and Motomura M., "STATICA: A 512-Spin 0.25M-Weight Annealing Processor With an All-Spin-Updates-at-Once Architecture for Combinatorial Optimization With Complete Spin–Spin Interactions," IEEE Journal of Solid-State Circuits, vol. 56, no. 1, pp. 165-178 (2020).
  17. （招待論文）本村 真人, 高前田 伸也, 植吉 晃大, 安藤 洸太, 廣瀨 一俊, "深層ニューラルネットワーク向けプロセッサ技術の実例と展望," 電子情報通信学会論文誌C, vol. J103-C, no. 5, pp. 288-297 (2020).
  18. Ando K., Ueyoshi K., Oba Y., Hirose K., Uematsu R., Kudo T., Ikebe M., Asai T., Takamaeda-Yamazaki S., and Motomura M., "Dither NN: hardware/algorithm co-design for accurate quantized neural networks," IEICE Transactions on Information and Systems, vol. E102, pp. 2341-2353 (2019).
  19. Ueyoshi K., Ando K., Hirose K., Takamaeda-Yamazaki S., Hamada M., Kuroda T., and Motomura M., "QUEST: Multi-purpose log-quantized DNN inference engine stacked on 96-MB 3-D SRAM using inductive coupling technology in 40-nm CMOS," IEEE Journal of Solid-State Circuits, vol. 54, no. 1, pp. 186-196 (2019).
  20. Hirose K., Uematsu R., Ando K., Ueyoshi K., Ikebe M., Asai T., Motomura M., and Takamaeda-Yamazaki S., "Quantization error-based regularization for hardware-aware neural network training," Nonlinear Theory and Its Applications, vol. E9-N, no. 4, pp. 453-465 (2018).
  21. Ando K., Ueyoshi K., Orimo K., Yonekawa H., Sato S., Nakahara H., Takamaeda-Yamazaki S., Ikebe M., Asai T., Kuroda T., and Motomura M., "BRein memory: a single-chip binary/ternary reconfigurable in-memory deep neural network accelerator achieving 1.4TOPS at 0.6W," IEEE Journal of Solid-State Circuits, vol. 53, no. 4, pp. 983-994 (2018).
  22. Ando K., Takamaeda-Yamazaki S., Ikebe M., Asai T., and Motomura M., "A multithreaded CGRA for convolutional neural network processing," Circuits and Systems, vol. 8, no. 6, pp. 149-170 (2017).

招待講演／セミナー

  1. 安藤 洸太, "ニアデータAIプロセッサとハードウェア・ソフトウェア協調設計," 電子情報通信学会 スマートインフォメディアシステム研究会, 北星学園大学, Sapporo, Japan (Oct. 3-4, 2024).
  2. 安藤 洸太, "ニューラルネットワークの連合マルチタスク協調学習," フォレストワークショップ2024, TKPガーデンシティPREMIUM札幌大通, Sapporo, Japan (Mar. 29, 2024).
  3. 安藤 洸太, "Algorithm-architecture co-optimization for edge AI applications," 電子情報通信学会情報センシング研究会, オンライン, Sapporo, Japan (Aug. 8-10, 2022).
  4. Ando K., "Quantized neural network processors and algorithms for edge-side AI applications," 65th IEEE International Midwest Symposium on Circuits and Systems (MWSCAS 2022), Online, Fukuoka, Japan (Aug. 7-10, 2022).
  5. 安藤 洸太, "Edge-side deep neural network processors: quantization, communication, and memories ," 電子情報通信学会複雑コミュニケーションサイエンス研究会, Hokkaido University, Sapporo, Japan (Aug. 4-5, 2022).
  6. 安藤 洸太, " ニューラルネットワークプロセッサ技術とモデル構築・学習方法およびFPGAへの実装法 ～デモ付～," 日本テクノセンター オンラインセミナー, Nihon Techno Center（オンライン）, Tokyo, Japan (Jul. 20, 2022).
  7. 安藤 洸太, "⼆値・三値・量⼦化ニューラルネットワークの推論LSIと学習アルゴリズム," 第44回 多値論理フォーラム, Online, Japan (Sep. 11-12, 2021).

国際会議

  1. Matsuno S., Abe Y., Ando K., and Asai T., "Physical reservoir computing on discrete analog CMOS circuits and its application to real data analysis and prediction," IEEE ICRC 2024, Carté Hotel , San Diego, USA (Dec. 16-17, 2024).
  2. Arai F., Hori A., Asai T., and Ando K., "Multi-Task Learning Focuses on Common Bases of Neural Networks," The 2024 International Symposium on Nonlinear Theory and Its Applications (NOLTA2024), Saigon-Halong Hotel, Ha long, Vietnam (Dec. 3-6, 2024).
  3. Nobori K., Yamazaki H., Asai T., and Ando K., "Evaluation of Encoder-Decoder Models for Intermediate Representation Acquisition," The 2024 International Symposium on Nonlinear Theory and Its Applications (NOLTA2024), Saigon-Halong Hotel, Ha long, Vietnam (Dec. 3-6, 2024).
  4. Yamazaki H., Akeno I., Nobori K., Asai T., and Ando K., "Edge Learning of Recurrent Neural Networks by Multi-Phase Quantization Optimizer," The 2024 International Symposium on Nonlinear Theory and Its Applications (NOLTA2024), Saigon-Halong Hotel, Ha long, Vietnam (Dec. 3-6, 2024).
  5. Hori A., Arai F., Asai T., and Ando K., "Variable-Parallelism Multiply-Accumulation Processor for Neural Networks," The 2024 International Symposium on Nonlinear Theory and Its Applications (NOLTA2024), Saigon-Halong Hotel, Ha long, Vietnam (Dec. 3-6, 2024).
  6. Kunimi T., Ando K., Marukame T., and Asai T., "Predictive coding networks consisting of analog electronic circuits based on the free-energy principle," The 27th SNU-HU Joint Symposium, Seoul National University, Seoul, Korea (Nov. 28, 2024).
  7. Hori A., Arai F., Inoue Y., Marukame T., Asai T., and Ando K., "Variable-parallelism reconfigurable architecture for neural networks," The 27th SNU-HU Joint Symposium, Seoul National University, Seoul, Korea (Nov. 28, 2024).
  8. Matsuno S., Abe Y., Ando K., and Asai T., "Numerical performance evaluation of analog electronic reservoir circuits with discrete CMOS devices," The 27th SNU-HU Joint Symposium, Seoul National University, Seoul, Korea (Nov. 28, 2024).
  9. Tatsumi S., Ando K., and Asai T., "Replication of Physical Reservoir Computers," The 27th SNU-HU Joint Symposium, Seoul National University, Seoul, Korea (Nov. 28, 2024).
  10. Kusunose R., Marukame T., Kawai R., Mitani Y., Ando K., and Asai T., "Graphene/Sumanene/Graphene memristive devices and their application to binary neural network," 37th International Microprocesses and Nanotechnology Conference (MNC 2024), Kyoto Brighton Hotel, Kyoto, Japan (Nov. 12-15, 2024).
  11. Minagawa K., Saito T., Kojima S., Ando K., and Asai T., "Out-of-distribution data detection using Bayesian convolutional neural network with variational inference," International Joint Conference on Neural Networks (IJCNN 2024), PACIFICO Yokohama, Yokohama, Japan (Jun. 30-Jul. 5, 2024).
  12. Akeno I., Yamazaki H., Asai T., and Ando K., "Edge AI online training architecture using multi-phase-quantization optimizer," International Joint Conference on Neural Networks (IJCNN 2024), PACIFICO Yokohama, Yokohama, Japan (Jun. 30-Jul. 5, 2024).
  13. Minagawa K., Saito T., Kojima S., Ando K., and Asai T., "Out-of-distribution detection using Bayesian neural network toward hardware implementation," The 5th International Symposium on Neuromorphic AI Hardware, RIHGA Royal Hotel Kokura, Kitakyushu, Japan (Mar. 1-2, 2024).
  14. Kunimi T., Hagiwara N., Ando K., and Asai T., "A novel dynamic predictive coding network with augmented direct feedback alignment towards its physical implementation," The 5th International Symposium on Neuromorphic AI Hardware, RIHGA Royal Hotel Kokura, Kitakyushu, Japan (Mar. 1-2, 2024).
  15. Akeno I., Yamazaki H., Asai T., and Ando K., "Edge AI online training architecture using multi-phase-quantization optimizer," The 5th International Symposium on Neuromorphic AI Hardware, RIHGA Royal Hotel Kokura, Kitakyushu, Japan (Mar. 1-2, 2024).
  16. Hsiao W.-J., Asai T., Lu D., and Ando K., "A Novel Near-memory computing architecture for recurrent neural networks with SRAM and RRAM," The 5th International Symposium on Neuromorphic AI Hardware, RIHGA Royal Hotel Kokura, Kitakyushu, Japan (Mar. 1-2, 2024).
  17. Kojima S., Minagawa K., Saito T., Ando K., and Asai T., "Acquisition of physical kinetics of machines by reservoir computing and its applications to anomaly detection," The 12th RIEC International Symposium on Brain Functions and Brain Computer, Research Institute of Electrical Communication, Tohoku University, Sendai, Japan (Feb. 27-28, 2024).
  18. Minagawa K., Saito T., Kojima S., Ando K., and Asai T., "Examination of data preprocessing for detection of out-of-distribution image data using Bayesian neural network," The 10th Anniversary Korea-Japan Joint Workshop on Complex Communication Sciences (KJCCS 2024), Kamenoi Hotel, Beppu, Japan (Jan. 29-31, 2024).
  19. Kunimi T., Hagiwara N., Ando K., and Asai T., "Out-of-distribution data detection applying predictive coding networks and their variational free energy," The 10th Anniversary Korea-Japan Joint Workshop on Complex Communication Sciences (KJCCS 2024), Kamenoi Hotel, Beppu, Japan (Jan. 29-31, 2024).
  20. Abe Y., Nishida K., Ando K., and Asai T., "Sparsity-centric reservoir computing architecture," The 10th Anniversary Korea-Japan Joint Workshop on Complex Communication Sciences (KJCCS 2024), Kamenoi Hotel, Beppu, Japan (Jan. 29-31, 2024).
  21. Yamakawa S., Ando K., and Asai T., "Evaluation of a nonlinear small signal detection circuit for a neuromorphic membrane using alginate gel," In-material Computing Workshop for Young Researchers, p. 16, PA-11, Hokkaido Jichiro Kaikan, Sapporo, Japan (Nov. 14, 2023).
  22. Muramatsu S., Nishida K., Ando K., Akai-Kasaya M., and Asai T., "Stochastic memory devices with simple bistable analog circuits," The 2023 International Symposium on Nonlinear Theory and Its Applications (NOLTA2023),, Cittadella Campus of the University, Catania, Italy (Sep. 26-29, 2023).
  23. Ando K., Akeno I., and Asai T., "Emotional affective models based on cellular automata for social health management," The 2023 International Symposium on Nonlinear Theory and Its Applications (NOLTA2023),, Cittadella Campus of the University, Catania, Italy (Sep. 26-29, 2023).
  24. Yamakawa S., Ando K., Akai-Kasaya M., and Asai T., "A novel nonlinear small-signal detection circuit using divergence properties of second-order linear differential equations," Proceedings of the 5th International Conference on Microelectronics Devices & Technology (MicDAT' 2023), pp. 17-19, Pestana Casino Park Hotel, Funchal, Portugal (Sep. 20-22, 2023).
  25. Hagiwara N., Asai T., Ando K., and Akai-Kasaya M., "Growth of 3D conductive polymer fiber networks towards neuromorphic wetware," Neuromorphic Organic Devices, Hotel Elbresidenz, Bad Schandau, Germany (Sep. 18-20, 2023).
  26. Suzuki J., Yu J., Yasunaga M., Lopez Garcia-Arias A., Okoshi Y., Kumazawa S., Ando K., Kawamura K., Chu T.V., and Motomura M., "Pianissimo: A sub-mW class DNN accelerator with progressive bit-by-bit datapath architecture for adaptive inference at edge," 2023 IEEE Symposium on VLSI Technology and Circuits (VLSI Technology and Circuits), Rihga Royal Hotel Kyoto, Kyoto, Japan (Jun. 11-16, 2023).
  27. Kawamura K., Yu J., Okonogi D., Jimbo S., Inoue G., Hyodo A., Lopez Garcia-Arias A., Ando K., Fukushima-Kimura B.H., Yasudo R., Chu T.V., and Motomura M., "Amorphica: 4-replica 512 fully connected spin 336MHz metamorphic annealer with programmable optimization strategy and compressed-spin-transfer multi-chip extension," 2023 International Solid-State Circuits Conference (ISSCC 2023), San Francisco Marriott Marquis, San Francisco, US (Feb. 19-23, 2023).
  28. Yamakawa S., Ando K., Akai-Kasaya M., and Asai T., "Design and evaluation of brain-computer communication devices using divergence properties of non-linear dynamical systems," The 9th Japan-Korea Joint Workshop on Complex Communication Sciences, Lahan Select, Gyeong Ju, Korea (Jan. 4-6, 2023).
  29. Saito T., Ando K., Akai-Kasaya M., and Asai T., "A study on Bernoulli approximation for compression of Bayesian neural networks," The 9th Japan-Korea Joint Workshop on Complex Communication Sciences, Lahan Select, Gyeong Ju, Korea (Jan. 4-6, 2023).
  30. Hagiwara N., Asai T., Ando K., and Akai-Kasaya M., "3D conductive polymer wiring synapses for neuromorphic wetware," The 4th International Symposium on Neuromorphic AI Hardware, ART HOTEL Kokura New Tagawa, Kitakyushu, Japan (Dec. 13-14, 2022).
  31. Muramatsu S., Nishida K., Ando K., Akai-Kasaya M., and Asai T., "A subthreshold CMOS bistable circuit for stochastic memory devices," 2022 International Symposium on Nonlinear Theory and Its Applications, Online, Croatia (Dec. 12-15, 2022).
  32. Wen Q., Ando K., Akai-Kasaya M., and Asai T., "An active charge balancer towards CMOS Integration of an array of neural stimulators," 2022 International Symposium on Nonlinear Theory and Its Applications, Online, Croatia (Dec. 12-15, 2022).
  33. Okoshi Y., Lopez Garcia-Arias A., Hirose K., Ando K., Kawamura K., Chu T.V., Motomura M., and Yu J., "Multicoated Supermasks Enhance Hidden Networks," 39th International Conference on Machine Learning, Baltimore Convention Center, Baltimore, USA (Jul. 17-23, 2022).
  34. Hirose K., Yu J., Ando K., Okoshi Y., Lopez Garcia-Arias A., Suzuki J., Chu T.V., Kawamura K., and Motomura M., "Hiddenite: 4K-PE Hidden Network Inference 4D-Tensor Engine Exploiting On-Chip Model Construction Achieving 34.8-to-16.0TOPS/W for CIFAR-100 and ImageNet," 2022 International Solid-State Circuits Conference (ISSCC 2022), Online, San Francisco, USA (Mar. 20-24, 2022).
  35. Ando K., Yu J., Hirose M., Nakahara H., Kawamura K., Chu T.V., and Motomura M., "Edge Inference Engine for Deep & Random Sparse Neural Networks with 4-bit Cartesian-Product MAC Array and Pipelined Activation Aligner," 2021 IEEE Hot Chips 33 Symposium, Online, Palo Alto, USA (Aug. 22-24, 2021).
  36. Shiba K., Omori T., Ueyoshi K., Ando K., Hirose K., Takamaeda-Yamazaki S., Motomura M., Hamada M., and Kuroda T., "A 3D-Stacked SRAM using Inductive Coupling with Low-Voltage Transmitter and 12:1 SerDes," 2020 IEEE International Symposium on Circuits and Systems (ISCAS), Online, Seville, Spain (Oct. 10-21, 2020).
  37. Suzuki J., Ando K., Hirose K., Kawamura K., Chu T.V., Motomura M., and Yu J., "ProgressiveNN: Achieving Computational Scalability without Network Alteration by MSB-first Accumulative Computation," 2020 Eighth International Symposium on Computing and Networking (CANDAR), Online, Naha, Japan (Sep. 24-27, 2020).
  38. Yamamoto K., Ando K., Mertig N., Takemoto T., Yamaoka M., Teramoto H., Sakai A., Takamaeda-Yamazaki S., and Motomura M., "STATICA: A 512-spin 0.25M-weight full-digital annealing processor with a near-memory all-spin-updates-at-once architecture for combinatorial optimization with complete spin-spin interactions," 2020 International Solid-State Circuits Conference (ISSCC 2020), San Francisco Marriott Marquis, San Francisco, USA (Feb. 16-20, 2020).
  39. Oba Y., Ando K., Asai T., Motomura M., and Takamaeda-Yamazaki S., "DeltaNet: differential binary neural network," IEEE International Conference on Application-specific Systems, Architectures and Processors (ASAP 2019), Cornell Tech, New York, USA (Jul. 15-17, 2019).
  40. Ando K., Ueyoshi K., Oba Y., Hirose K., Uematsu R., Kudo T., Ikebe M., Asai T., Takamaeda-Yamazaki S., and Motomura M., "Dither NN: an accurate neural network with dithering for low bit-precision hardware," The 2018 International Conference on Field-Programmable Technology (FPT'18), Tenbusu-Naha Hall, Naha, Japan (Dec. 10-14, 2018).
  41. Kudo T., Ueyoshi K., Ando K., Hirose K., Uematsu R., Oba Y., Ikebe M., Asai T., Motomura M., and Takamaeda-Yamazaki S., "Area and energy optimization for bit-serial log-quantized DNN Accelerator with shared accumulators," IEEE 12th International Symposium on Embedded Multicore/Many-core Systems-on-Chip, Vietnam National University, Hanoi, Vietnam (Sep. 12-14, 2018).
  42. Uematsu R., Ando K., Ueyoshi K., Hirose K., Ikebe M., Asai T., Takamaeda-Yamazaki S., and Motomura M., "Exploring CNN accelerator design space on a dynamically reconfigurable hardware platform," The 21st Workshop on Synthesis And System Integration of Mixed Information Technologies (SASIMI 2018), Kunibiki Messe, Matsue, Japan (Mar. 26-27, 2018).
  43. Ueyoshi K., Ando K., Hirose K., Takamaeda-Yamazaki S., Kadomoto J., Miyata T., Hamada M., Kuroda T., and Motomura M., "QUEST: A 7.49-TOPS Multi-Purpose Log-Quantized DNN Inference Engine Stacked on 96MB 3D SRAM using Inductive-Coupling Technology in 40nm CMOS," 2018 International Solid-State Circuits Conference (ISSCC 2018), San Francisco Marriott Marquis, San Francisco, US (Feb. 11-15, 2018).
  44. Takamaeda-Yamazaki S., Ueyoshi K., Ando K., Uematsu R., Hirose K., Ikebe M., Asai T., and Motomura M., "Accelerating Deep Learning by Binarized Hardware," Asia-Pacific Signal and Information Processing Association Annual Summit and Conference 2017 (APSIPA ASC 2017), Aloft Kuala Lumpur Sentral Sentral, Kuala Lumpur, Malaysia (Dec. 12-15, 2017).
  45. Hirose K., Ando K., Ueyoshi K., Ikebe M., Asai T., Motomura M., and Takamaeda-Yamazaki S., "Quantization Error-based Regularization in Neural Networks," Thirty-seventh SGAI International Conference on Artificial Intelligence (SGAI 2017), Peterhouse College, Cambridge, England (Dec. 12-14, 2017).
  46. Hirose K., Uematsu R., Ando K., Orimo K., Ueyoshi K., Ikebe M., Asai T., Takamaeda-Yamazaki S., and Motomura M., "Logarithmic Compression for Memory Footprint Reduction in Neural Network Training," 5th International Workshop on Computer Systems and Architectures (CSA 2017), Aomori Prefecture Tourist Center, Aomori, Japan (Nov. 19-22, 2017).
  47. Hirose K., Uematsu R., Ando K., Ueyoshi K., Ikebe M., Asai T., Motomura M., and Takamaeda-Yamazaki S., "A Regularization Approach for Quantized Neural Networks," International Workshop on Highly Efficient Neural Networks Design (HENND 2017), Lotte Hotel City Center, Seoul, Korea (Oct. 20-20, 2017).
  48. Ando K., Ueyoshi K., Hirose K., Orimo K., Yonekawa H., Sato S., Nakahara H., Ikebe M., Takamaeda-Yamazaki S., Asai T., Kuroda T., and Motomura M., "In-Memory Area-Efficient Signal Streaming Processor Design for Binary Neural Networks," 60th IEEE International Midwest Symposium on Circuits and Systems (MWSCAS 2017), Tufts University, Boston, USA (Aug. 6-9, 2017).
  49. Ando K., Ueyoshi K., Orimo K., Yonekawa H., Sato S., Nakahara H., Ikebe M., Asai T., Takamaeda-Yamazaki S., Kuroda T., and Motomura M., "BRein memory: a 13-layer 4.2 K neuron/0.8 M synapse binary/ternary reconfigurable in-memory deep neural network accelerator in 65 nm CMOS," 2017 Symposia on VLSI Technology and Circuits, Rihga Royal Hotel, Kyoto, Japan (Jun. 5-8, 2017).
  50. Ueyoshi K., Ando K., Orimo K., Ikebe M., Asai T., and Motomura M., "Exploring optimized accelerator design for binarized convolutional neural networks," The 2017 International Joint Conference on Neural Networks, William A. Egan Civic and Convention Center, Alaska, USA (May 14-19, 2017).
  51. Ando K., Ueyoshi K., Orimo K., Ikebe M., Takamaeda-Yamazaki S., Asai T., and Motomura M., "Throughput analysis of a data-flow reconfigurable array architecture for convolutional neural networks," The 5th RIEC International Symposium on Brain Functions and Brain Computer, Tohoku University, Sendai, Japan (Feb. 27-28, 2017).
  52. Orimo K., Ando K., Ueyoshi K., Ikebe M., Asai T., and Motomura M., "FPGA architecture for feed-forward sequential memory network targeting long-term time-series forecasting," 2016 International Conference on Reconfigurable Computing and FPGAs, Iberostar Cancun hotel, Cancun, Mexico (Nov. 30-Dec. 2, 2016).
  53. Ando K., Orimo K., Ueyoshi K., Ikebe M., Asai T., and Motomura M., "Reconfigurable processor array architecture for deep convolutional neural networks," The 20th Workshop on Synthesis And System Integration of Mixed Information Technologies, Kyoto Research Park, Kyoto, Japan (Oct. 24-25, 2016).

受賞

  1. Abe Y., Nishida K., Ando K., and Asai T., "Sparsity-centric reservoir computing architecture," The 10th Anniversary Korea-Japan Joint Workshop on Complex Communication Sciences - Best Student Paper Award, Jan. 30, 2024.
  2. Minagawa K., Saito T., Kojima S., Ando K., and Asai T., "Examination of data preprocessing for detection of out-of-distribution image data using Bayesian neural network," The 10th Anniversary Korea-Japan Joint Workshop on Complex Communication Sciences - Best Student Paper Award, Jan. 30, 2024.
  3. Hagiwara N., Asai T., Ando K., and Akai-Kasaya M., "Growth of 3D conductive polymer fiber networks towards neuromorphic wetware," The 3rd Workshop on Neuromorphic Organic Devices and Systems - Poster-Award for the 3rd place, Sep. 20, 2023.
  4. Saito T., Ando K., Akai-Kasaya M., and Asai T., "A study on Bernoulli approximation for compression of Bayesian neural networks," The 9th Japan-Korea Joint Workshop on Complex Communication Sciences - Best Paper Award, Jan. 5, 2023
  5. Ando K., Ueyoshi K., Oba Y., Hirose K., Uematsu R., Kudo T., Ikebe M., Asai T., Takamaeda S., and Motomura M., "Dither NN: An Accurate Neural Network with Dithering for Low Bit-Precision Hardware," FPT'18 - Best Paper Award, Dec. 13, 2018.
  6. 安藤 洸太, "ディザ拡散を用いた組み込み向け二値化ニューラルネットワークの高精度化手法の検討," LSIとシステムのワークショップ2018 - ICDポスター賞（学生部門）最優秀賞, 2018年5月15日.
  7. 安藤 洸太, 平成29年度北海道大学大学院情報科学研究科 - 研究科長賞（修士）, 2018年3月22日.
  8. Ueyoshi K., Ando K., Hirose K., Takamaeda-Yamazaki S., Kadomoto J., Miyata T., Hamada M., Kuroda T., and Motomura M., "QUEST: A 7.49-TOPS Multi-Purpose Log-Quantized DNN Inference Engine Stacked on 96MB 3D SRAM using Inductive-Coupling Technology in 40nm CMOS," ISSCC 2018 Silkroad Award, Feb. 11, 2018.
  9. 安藤 洸太, "二値化ニューラルネットワークアクセラレータのアーキテクチャ検討," 電子情報通信学会リコンフィギャラブルシステム研究会 - 優秀講演賞, 2017年9月25日.
  10. 安藤 洸太, "深層畳込みニューラルネットワークに向けたデータ流再構成型演算器アレイアーキテクチャ," 電子情報通信学会リコンフィギャラブルシステム研究会 - 優秀講演賞, 2016年9月5日.
  11. 安藤 洸太, 北海道大学工学部情報エレクトロニクス学科 - 平成27年度William Wheeler Prize, 2016年3月24日.

国内学会

  1. 辰巳 祥平, 安藤 洸太, 浅井 哲也, "リザーバコンピューティングを用いた反復動作を行う機械の力学系の獲得," 電子情報通信学会複雑コミュニケーションサイエンス研究会（CCS）, 東北大学 青葉山キャンパス, (仙台), 2024年11月12-13日.
  2. 神野 康太, 丸亀 孝生, 浅井 哲也, 安藤 洸太, "スケーラブルな関係データベース応用に向けたコストベース適応型同時実行制御アーキテクチャ," 電子情報通信学会複雑コミュニケーションサイエンス研究会（CCS）, 東北大学 青葉山キャンパス, (仙台), 2024年11月12-13日.
  3. 松野 史門, 阿部 佑紀, 安藤 洸太, 浅井 哲也, "実時系列データを用いたアナログ電子回路レザバーの性能評価," 電子情報通信学会複雑コミュニケーションサイエンス研究会（CCS）, 東北大学 青葉山キャンパス, (仙台), 2024年11月12-13日.
  4. 明野 樹紀, 丸亀 孝生, 浅井 哲也, Schmid A., 安藤 洸太, "エッジAIのオンライン学習に向けた半教師あり学習アルゴリズムの検討," 電子情報通信学会複雑コミュニケーションサイエンス研究会（CCS）, 東北大学 青葉山キャンパス, (仙台), 2024年11月12-13日.
  5. 楠瀬 黎, 丸亀 孝生, 安藤 洸太, 浅井 哲也, "バイナリニューラルネットのための可変精度重みを用いた学習の解析," 第85回応用物理学会秋季学術講演会, 朱鷺メッセ 新潟コンベンションセンター, (新潟市), 2024年9月16-20日.
  6. 國見 峻史, 安藤 洸太, 丸亀 孝生, 浅井 哲也, "自由エネルギー原理に基づく予測符号化ネットワークのアナログ電子回路化," 日本神経回路学会第34回全国大会, クラーク会館, (札幌), 2024年9月11-13日.
  7. 山崎 比伊呂, 浅井 哲也, 安藤 洸太, "多様な会話を生成するプロンプトエンジニアリング手法とその評価," 電子情報通信学会複雑コミュニケーションサイエンス研究会（CCS）, モエレ沼公園 会議室, (札幌), 2024年7月29-30日.
  8. 堀 篤史, 新井 文也, 浅井 哲也, 安藤 洸太, "ニューラルネットワーク計算のためのメモリ中心型可変並列性CGRAの検討," 電子情報通信学会リコンフィギャラブルシステム研究会（RECONF）, 石和温泉郷 石和びゅーほてる, (山梨), 2024年6月10-12日.
  9. 新井 文也, 堀 篤史, 浅井 哲也, 安藤 洸太, "マルチタスク間の共通基底に基づいた協調学習の提案," 2024年電子情報通信学会 ソサイエティ大会, 西日本総合展示場AIM, (北九州市), 2024年6月8日.
  10. 曻 航己, 山崎 比伊呂, 安藤 洸太, 浅井 哲也, "Encoder-Decoderモデルのエッジ活用に向けた中間表現獲得評価," 2024年電子情報通信学会 ソサイエティ大会, 西日本総合展示場AIM, (北九州市), 2024年6月8日.
  11. 山崎 比伊呂, 明野 樹紀, 曻 航己, 浅井 哲也, 安藤 洸太, "リカレントニューラルネットワークのエッジ学習評価," 2024年電子情報通信学会 ソサイエティ大会, 西日本総合展示場AIM, (北九州市), 2024年6月8日.
  12. 堀 篤史, 新井 文也, 浅井 哲也, 安藤 洸太, "ニューラルネットワークのための並列性可変型推論アーキテクチャの検討," LSIとシステムのワークショップ2024, 東京大学　武田先端知ビル５階　武田ホール, (東京), 2024年5月9-10日.
  13. 山崎 比伊呂, 明野 樹紀, 曻 航己, 浅井 哲也, 安藤 洸太, "多重量子化オプティマイザによるリカレントニューラルネットワークの学習評価," 電子情報通信学会複雑コミュニケーションサイエンス研究会（CCS）, 北海道ルスツリゾートホテル&コンベンション, (北海道), 2024年3月27-28日.
  14. 新井 文也, 堀 篤史, 浅井 哲也, 安藤 洸太, "ニューラルネットワークの共通基底に基づくマルチタスク協調学習の検討," 電子情報通信学会複雑コミュニケーションサイエンス研究会（CCS）, 北海道ルスツリゾートホテル&コンベンション, (北海道), 2024年3月27-28日.
  15. 曻 航己, 山崎 比伊呂, 安藤 洸太, 浅井 哲也, "Encoder-Decoderモデルのエッジ学習とその応用方法に関する一提案," 電子情報通信学会複雑コミュニケーションサイエンス研究会（CCS）, 北海道ルスツリゾートホテル&コンベンション, (北海道), 2024年3月27-28日.
  16. 明野 樹紀, 山崎 比伊呂, 浅井 哲也, 安藤 洸太, "多重量子化オプティマイザを用いたエッジAIオンライン学習アーキテクチャの提案," 電子情報通信学会集積回路研究会（デザインガイア2023）, くまもと市民会館, (熊本), 2023年11月15-17日.
  17. 齋藤 大成, 安藤 洸太, 浅井 哲也, "ベイジアンニューラルネットワークのベルヌーイ近似を適用したハードウェア軽量化手法," 電子情報通信学会リコンフィギャラブルシステム研究会, くまもと市民会館シアーズホーム夢ホール, (熊本), 2023年11月15-17日.
  18. 山川 綜一郎, 安藤 洸太, 浅井 哲也, "アルギン酸ゲル膜内の疑似活動電位を検出する微小信号検出回路の評価," 電子情報通信学会複雑コミュニケーションサイエンス研究会（CCS）, 富山県立大学 , (富山), 2023年11月11-12日.
  19. 國見 峻史, 萩原 成基, 安藤 洸太, 赤井 恵, 浅井 哲也, "自由エネルギー原理に基づく予測符号化ネットワークへの 拡張DFA法の適用," 電子情報通信学会 ソサイエティ大会, 名古屋大学　東山キャンパス, (名古屋市), 2023年9月12-15日.
  20. 鈴木 淳之介, 安永 真梨, López García-Arias Ángel, 大越 康之, 熊澤 峻悟, 安藤 洸太, 川村 一志, Chu T.V., 本村 真人, "Pianissimo: エッジでの適応的な推論を実現するサブmWクラスDNNアクセラレータ," 電子情報通信学会リコンフィギャラブルシステム研究会 (RECONF), 函館アリーナ, (函館), 2023年8月4日.
  21. 小島 聖奈, 皆川 昂輝, 齋藤 大成, 安藤 洸太, 浅井 哲也, "リザーバコンピューティングのハードウェア実装にむけたメモリ削減手法の検討," 電子情報通信学会複雑コミュニケーションサイエンス研究会（CCS）, 番屋の湯, (石狩), 2023年8月3-4日.
  22. 山川 綜一郎, 安藤 洸太, 赤井 恵, 浅井 哲也, "アルギン酸カルシウムを用いた疑似神経膜に対する非線形微小信号検出回路の評価," 2023年電子情報通信学会NOLTAソサイエティ大会, 東京都市大学, (東京), 2023年6月10日.
  23. 明野 樹紀, 浅井 哲也, 安藤 洸太, "エッジAIのオンライン学習に向けた多重量子化オプティマイザのアーキテクチャ," 電子情報通信学会複雑コミュニケーションサイエンス研究会, 北海道ルスツリゾートホテル&コンベンション, (北海道), 2023年3月26-27日.
  24. 村松 聖倭, 西田 浩平, 安藤 洸太, 赤井 恵, 浅井 哲也, "極低電力IoT機器に向けた確率的メモリとそのサブスレッショルドCMOS回路実装," 電子情報通信学会複雑コミュニケーションサイエンス研究会, 北海道ルスツリゾートホテル&コンベンション, (北海道), 2023年3月26-27日.
  25. 萩原 成基, 國見 峻史, 安藤 洸太, 赤井 恵, 浅井 哲也, "自由エネルギー原理に基づく予測符号化ネットワークのハードウェア実装," 電子情報通信学会複雑コミュニケーションサイエンス研究会, 北海道ルスツリゾートホテル&コンベンション, (北海道), 2023年3月26-27日.
  26. 萩原 成基, 安藤 洸太, 浅井 哲也, 赤井 恵, "脳型ウェットウェア創製に向けた3次元導電性ポリマーネットワークの構築及び学習," 第70回応用物理学会春季学術講演会, 上智大学, (東京), 2023年3月15-18日.
  27. 齋藤 大成, 安藤 洸太, 赤井 恵, 浅井 哲也, "ベルヌーイ分布近似によるベイズ深層学習の軽量化〜マテリアル知能への応用に向けて〜," JSPS研究拠点形成事業「マテリアル知能による革新的知覚演算システム」国内全体会議, 京都烏丸コンベンションホール, (京都), 2023年1月28-29日.
  28. 村松 聖倭, 西田 浩平, 安藤 洸太, 赤井 恵, 浅井 哲也, "確率的メモリの実現に向けたサブスレッショルドCMOS双安定回路の提案," 第35回 回路とシステムワークショップ, 北九州国際会議場, (ハイブリッド開催), 2022年8月19-20日.
  29. 山川 綜一郎, 安藤 洸太, 赤井 恵, 浅井 哲也, "非線形動的システムの発散特性を利用した微小信号検出回路の設計と評価," 第35回 回路とシステムワークショップ, 北九州国際会議場, (ハイブリッド開催), 2022年8月19-20日.
  30. 山川 綜一郎, 安藤 洸太, 赤井 恵, 浅井 哲也, "非線形動的システムの発散特性を利用した微小信号検出手法の提案," 2022年電子情報通信学会NOLTAソサイエティ大会, 大阪大学豊中キャンパス, (豊中), 2022年6月11日.
  31. 平山 侑樹, 廣瀨 一俊, 安藤 洸太, 植吉 晃大, 浅井 哲也, 本村 真人, 高前田 伸也, "ベイジアンNNのHW実装に向けたサンプリング手法の検討," SWoPP2019, 北見市民会館, (北見), 2019年7月24-26日.
  32. 大羽 由華, 村上 大輔, 中江 達哉, 安藤 洸太, 浅井 哲也, 本村 真人, 高前田 伸也, "二値化ニューラルネットワークのハードウェア指向精度向上手法の検討," 電子情報通信学会コンピュータシステム研究会, 指宿温泉休暇村 指宿, (鹿児島), 2019年6月11-12日.
  33. 池田 泰我, 植吉 晃大, 安藤 洸太, 廣瀨 一俊, 浅井 哲也, 本村 真人, 高前田 伸也, "効率的なDNN計算のための無効ニューロン予測手法の評価," 電子情報通信学会コンピュータシステム研究会, 指宿温泉休暇村 指宿, (鹿児島), 2019年6月11-12日.
  34. 植吉 晃大, 池田 泰我, 安藤 洸太, 廣瀨 一俊, 浅井 哲也, 高前田 伸也, 本村 真人, "無効ニューロン予測によるDNN計算効率化手法," 電子情報通信学会リコンフィギャラブルシステム研究会 (RECONF), 東京工業大学 東工大蔵前会館, (東京), 2019年5月9-10日.
  35. 安藤 洸太, 植吉 晃大, 大羽 由華, 廣瀨 一俊, 工藤 巧, 池辺 将之, 浅井 哲也, 高前田 伸也, 本村 真人, "Dither NN: 画像処理から着想を得た組込み向け量子化ニューラルネットワークの精度向上手法," 電子情報通信学会リコンフィギャラブルシステム研究会 (RECONF), 東京工業大学 東工大蔵前会館, (東京), 2019年5月9-10日.
  36. 平山 侑樹, 廣瀨 一俊, 安藤 洸太, 植吉 晃大, 高前田 伸也, 本村 真人, "車載応用向けDNNモデル軽量化の検討," ETNET2019, 西之表市民会館, (種子島), 2019年3月17-18日.
  37. 大羽 由華, 安藤 洸太, 廣瀨 一俊, 植吉 晃大, 植松 瞭太, 工藤 巧, 黒川 圭一, 池辺 将之, 浅井 哲也, 本村 真人, 高前田 伸也, "二値化ニューラルネットワークに基づいたハードウェア指向高精度モデルの検討," 電子情報通信学会リコンフィギャラブルシステム研究会 (RECONF), ゲートシティ大崎, (東京), 2018年5月24-25日.
  38. 工藤 巧, 植吉 晃大, 安藤 洸太, 植松 瞭太, 廣瀨 一俊, 大羽 由華, 池辺 将之, 浅井 哲也, 本村 真人, 高前田 伸也, "対数量子化を用いた可変長ビットシリアル型DNNアクセラレータの面積最適化手法," 電子情報通信学会リコンフィギャラブルシステム研究会 (RECONF), ゲートシティ大崎, (東京), 2018年5月24-25日.
  39. 安藤 洸太, 植吉 晃大, 大羽 由華, 廣瀨 一俊, 植松 瞭太, 工藤 巧, 池辺 将之, 浅井 哲也, 高前田 伸也, 本村 真人, "ディザ拡散を用いた組み込み向け二値化ニューラルネットワークの高精度化手法の検討," LSIとシステムのワークショップ, 東京大学生産技術研究所, (東京), 2018年5月14-15日.
  40. 植吉 晃大, 安藤 洸太, 廣瀨 一俊, 高前田 伸也, 門本 淳一郎, 宮田 知輝, 濱田 基嗣, 黒田 忠広, 本村 真人, "QUEST: A 7.49TOPS Multi-Purpose Log- Quantized DNN Inference Engine Stacked on 96MB 3D SRAM Using Inductive-Coupling Technology in 40nm CMOS," ISSCC2018報告会, 東京大学, (東京), 2018年2月27日.
  41. 廣瀨 一俊, 安藤 洸太, 植吉 晃大, 池辺 将之, 浅井 哲也, 本村 真人, 高前田 伸也, "量子化誤差を考慮したニューラルネットワークの学習手法," 人工知能学会人工知能基本問題研究会 (SIG-FPAI), 小樽市公会堂, (小樽), 2017年8月8-9日.
  42. 安藤 洸太, 植吉 晃大, 折茂 健太郎, 米川 晴義, 佐藤 真平, 中原 啓貴, 池辺 将之, 浅井 哲也, 高前田 伸也, 黒田 忠広, 本村 真人, "[依頼講演] BRein Memory: バイナリ・インメモリ再構成型深層ニューラルネットワークアクセラレータ," 電子情報通信学会集積回路研究会 (ICD), 北海道大学情報教育館, (札幌), Jul. 31-Aug. 2, 2017.
  43. 廣瀨 一俊, 植松 瞭太, 安藤 洸太, 折茂 健太郎, 植吉 晃大, 高前田 伸也, 池辺 将之, 浅井 哲也, 本村 真人, "対数量子化による深層ニューラルネットワークのメモリ量削減," 電子情報通信学会コンピュータシステム研究会 (CPSY), 登別温泉第一滝本館, (登別), 2017年5月23日.
  44. 植松 瞭太, 廣瀨 一俊, 安藤 洸太, 折茂 健太郎, 植吉 晃大, 高前田 伸也, 池辺 将之, 浅井 哲也, 本村 真人, "動的再構成ハードウェアアーキテクチャを活かしたCNNの実装と評価," 電子情報通信学会リコンフィギャラブルシステム研究会 (RECONF), 登別温泉第一滝本館, (登別), 2017年5月22日.
  45. 安藤 洸太, 植吉 晃大, 廣瀨 一俊, 折茂 健太郎, 植松 瞭太, 高前田 伸也, 池辺 将之, 浅井 哲也, 本村 真人, "二値化ニューラルネットワークアクセラレータのアーキテクチャ検討," 電子情報通信学会リコンフィギャラブルシステム研究会 (RECONF), 登別温泉第一滝本館, (登別), 2017年5月22日.
  46. 植吉 晃大, 安藤 洸太, 折茂 健太郎, 高前田 伸也, 池辺 将之, 浅井 哲也, 本村 真人, "FPGAを用いたCNNの最適ハードウェア構成とその二値化検討," 電子情報通信学会リコンフィギャラブルシステム研究会 (RECONF), 登別温泉第一滝本館, (登別), 2017年5月22日.
  47. 安藤 洸太, 折茂 健太郎, 植吉 晃大, 浅井 哲也, 本村 真人, "深層畳込みニューラルネットワークに向けたデータ流再構成型演算器アレイアーキテクチャ," 電子情報通信学会リコンフィギャラブルシステム研究会, 富士通研究所, (川崎), 2016年5月19-20日.
  48. 折茂 健太郎, 安藤 洸太, 植吉 晃大, 浅井 哲也, 本村 真人, "長期時系列予測が可能な順伝播時系列メモリネットワークのFPGAアーキテクチャ," 電子情報通信学会リコンフィギャラブルシステム研究会, 富士通研究所, (川崎), 2016年5月19-20日.
  49. 安藤 洸太, 折茂 健太郎, 植吉 晃大, 浅井 哲也, 本村 真人, "深層畳込みニューラルネットワークのアレイ型並列演算LSIアーキテクチャ," LSIとシステムのワークショップ, 東京大学生産技術研究所, (東京), 2016年5月16-17日.
  50. 折茂 健太郎, 安藤 洸太, 植吉 晃大, 浅井 哲也, 本村 真人, "時系列予測ニューラルネットワークのFPGAアーキテクチャ," LSIとシステムのワークショップ, 東京大学生産技術研究所, (東京), 2016年5月16-17日.

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