北海道大学 大学院情報科学研究院

卒業生とその進路

νMOSセルオートマトンによる機能情報処理LSIの研究


池辺 将之

1999 年度 卒 ／博士（工学）
平成10年度〜平成11年度 日本学術振興会特別研究員

博士論文の概要

本研究は、非ノイマン情報処理アーキテクチャのセルオートマトンとシリコン機能デバイスのνMOS FETを結びつけることによって、既存の集積回路とは異なる新しい並列処理・機能処理LSIの開拓を目指したものである。すなわち、カオス暗号処理システムと完全並列型画像処理システムを例として、セルオートマトン処理システムの設計方針を確立することにより、新しい並列・機能LSIの実用化に向けた見通しを得ることができた。

近年の電子工学、特に情報処理システム分野における日進月歩の発展には目を見張るものがある。その背景には、現代社会の情報化が進み情報処理装置なしには成り立たないという事態の進展がある。このような状況に対応して、情報処嘩システム分野は常に最先端の技術で研究開発され、将来も発展し続けるであろう。

情報処理用のハードウェアに関しては、現在はノイマンアーキテクチャとブール代数に基礎を置いたLSIコンピュータが主流となっており、この流れは今後も揺るぎないものと考えられている。しかし最近のマルチメディア社会の発展や、情報そのものが多種多様に細分化する傾向にあることで、現在のLSIコンピュータでは処理しきれない問題も増え続けてきている。また製造上や設計上の問題により、動作速度・集積度・消費電力の点で近い将来に性能向上の限界がやってくると考えられている。そのような問題に応えるため、現在のLSIコンピュータの仕組みの基本であるノイマン型アーキテクチヤ／ブール代数といった概念にとらわれない別種のアーキテクチャを利用することが必要となる。

非ノイマン型アーキテクチャの情報処理システムとしては、ニューラルネットワーク、セルオートマトン、ホロニックシステムなどのような並列処理と分散処理を行うシステムが挙げられる。これらはいずれも現用コンピュータを全面的に置き換えるものではないが、しかし現用コンピュータの不得意な分野を補うものとして実用化が期待されている。

このような新しいアーキテクチャにもとづくLSIを創り出すには、2つの方向がある。1つは材料組織そのものの特性や物理現象を応用してそれを情報処理に利用させることである。例えば単電子トンネリング現象や量子相関現象を利用して有用な情報処理をする素子を作ることが提案されているが、いずれも研究段階である。もう1つの方向は、既存のCMOSデバイス技術を利用して新しいアーキテクチャを実現することである。後者の方向では、既存のデバイスを有効に利用するためのアイデアが重要となるが、LSI製作の上では問題は少ない。本研究ではこの後者の方向をとっている。

本研究では、非ノイマン型アーキテクチャのセルオートマトンを取り上げる。セルオートマトンの情報処理への応用例として、第一に高速画像処理があげられる。たとえば高速移動する物体からの障害物検出などは既存の逐次的な画像処理の速度ではとても対処できない。しかし、セルオートマトンの並列処理性・高速性を用いて画像処理することによりこれが可能となる。セルオートマトンの手法を用いて画像情報を圧縮し、画像輪郭や対象物体などの重要情報を並列に入力、並列処理、並列出力するインテリジェントセンサのような新しい画像処理LSIを開発することができる。また、セルオートマトンによるカオス的振る舞いを利用することで、カオス暗号処理、電子透かし等の新しいセキュリティ技術の開発も期待できる。

しかし、これらを実用のものとしてデバイス化、回路化することは現在のところほとんど報告されていない。そこで本研究では、このセルオートマトンを既存CMOS技術を用いて実現する方法（処理アルゴリズムと回路ハード化）の提案を行った。

学術論文

  1. Ou Y., Ambalathankandy P., Ikebe M., Takamaeda-Yamazaki S., Motomura M., and Asai T., "Real-time tone mapping: a survey and cross-implementation hardware benchmark," IEEE Transactions on Circuits and Systems for Video Technology, vol. 32, no. 5, pp. 2666-2686 (2022).
  2. Ando K., Ueyoshi K., Oba Y., Hirose K., Uematsu R., Kudo T., Ikebe M., Asai T., Takamaeda-Yamazaki S., and Motomura M., "Dither NN: hardware/algorithm co-design for accurate quantized neural networks," IEICE Transactions on Information and Systems, vol. E102, pp. 2341-2353 (2019).
  3. Yamamoto K., Ikebe M., Asai T., Motomura M., and Takamaeda-Yamazaki S., "FPGA-based annealing processor with time-division multiplexing," IEICE Transactions on Information and Systems, vol. E102-D, no. 12, pp. 2295-2305 (2019).
  4. Kaneko T., Orimo K., Hida I., Takamaeda-Yamazaki S., Ikebe M., Motomura M., and Asai T., "A study on a low power optimization algorithm for an edge-AI Device," Nonlinear Theory and Its Applications, vol. E10-N, no. 4, pp. 373-389 (2019).
  5. Kaneko T., Ikebe M., Takamaeda-Yamazaki S., Motomura M., and Asai T., "Hardware-oriented algorithm and architecture for generative adversarial networks," Journal of Signal Processing, vol. 23, no. 4, pp. 151-154 (2019).
  6. Hirose K., Uematsu R., Ando K., Ueyoshi K., Ikebe M., Asai T., Motomura M., and Takamaeda-Yamazaki S., "Quantization error-based regularization for hardware-aware neural network training," Nonlinear Theory and Its Applications, vol. E9-N, no. 4, pp. 453-465 (2018).
  7. Ambalathankandy P., Takamaeda-Yamazaki S., Motomura M., Asai T., Ikebe M., and Kusano H., "Real-time HDTV to 4K and 8K-UHD conversions using anti-aliasing based super resolution algorithm on FPGA," Microprocessors and Microsystems, vol. 61, pp. 21-31 (2018).
  8. Ando K., Ueyoshi K., Orimo K., Yonekawa H., Sato S., Nakahara H., Takamaeda-Yamazaki S., Ikebe M., Asai T., Kuroda T., and Motomura M., "BRein memory: a single-chip binary/ternary reconfigurable in-memory deep neural network accelerator achieving 1.4TOPS at 0.6W," IEEE Journal of Solid-State Circuits, vol. 53, no. 4, pp. 983-994 (2018).
  9. Tanibata A., Schmid A., Takamaeda-Yamazaki S., Ikebe M., Motomura M., and Asai T., "Proto-computing architecture over a digital medium aiming at real-time video processing," Complexity, vol. 2018, 3618621 (2018).
  10. Tsuji T., Ikebe M., Takamaeda-Yamazaki S., Motomura M., and Asai T., "6-DoF camera position and posture estimation based on local patches of image sequence," Journal of Signal Processing, vol. 21, no. 4, pp. 191-194 (2017).
  11. Ando K., Takamaeda-Yamazaki S., Ikebe M., Asai T., and Motomura M., "A multithreaded CGRA for convolutional neural network processing," Circuits and Systems, vol. 8, no. 6, pp. 149-170 (2017).
  12. Hida I., Takamaeda-Yamazaki S., Ikebe M., Motomura M., and Asai T., "An energy-efficient dynamic branch predictor with a two-clock-cycle naive Bayes classifier for pipelined RISC microprocessors," Nonlinear Theory and Its Applications, vol. E8-N, no. 3, pp. 235-245 (2017).
  13. Hida I., Takamaeda-Yamazaki S., Ikebe M., Motomura M., and Asai T., "A high performance and energy efficient microprocessor with a novel restricted dynamically reconfigurable accelerator," Circuits and Systems, vol. 8, no. 5, pp. 134-147 (2017).
  14. Yamamoto K., Ikebe M., Asai T., and Motomura M., "FPGA-based stream processing for frequent itemset mining with incremental multiple hashes," Circuits and Systems, vol. 7, no. 10, pp. 3299-3309 (2016).
  15. Ikebe M., Uchida D., Take Y., Someya M., Chikuda S., Matsuyama K., Asai T., Kuroda T., and Motomura M., "3D stacked imager featuring inductive coupling channels for high speed/low-noise image transfer," ITE Transactions on Media Technology and Applications, vol. 4, no. 2, pp. 142-148 (2016).
  16. Uchida D., Ikebe M., Motohisa J., and Sano E., "Low power single-slope ADC with intermittent-working time to digital converter," Journal of Signal Processing, vol. 19, no. 6, pp. 219-226 (2015).
  17. Mizuno A. and Ikebe M., "Smooth gradation reconstruction from false contours in quantized natural image," ITE Transactions on Media Technology and Applications, vol. 3, no. 4, pp. 251-257 (2015).
  18. Hiraishi K., Wada T., Kubo K., Otsu Y., Ikebe M., and Sano E., "Low-power, small-size transmitter module with metamaterial antenna," Analog Integrated Circuits and Signal Processing, vol. 83, no. 1, pp. 1-9 (2015).
  19. Mori M., Itou T., Ikebe M., Asai T., Kuroda T., and Motomura M., "FPGA-based design for motion-vector estimation exploiting high-speed imaging and its application to motion classification with neural networks," Journal of Signal Processing, vol. 18, no. 4, pp. 165-168 (2014).
  20. Uchida D., Ikebe M., Motohisa J., Sano E., and Kondou A., "CMOS common-mode rejection filter with floating active transformer operation," Japanese Journal of Applied Physics, vol. 53, no. 4S, pp. 04EE20-1-6 (2014).
  21. (review) Ikebe M., "Recent progress in the technology linking sensors and digital circuits," IEICE Electronics Express, vol. 11, no. 3, pp. 1-13 (2014).
  22. Otsu Y., Kubo K., Ikebe M., and Sano E., "Design and fabrication of 2.4 GHz pre-biased rectifier," Analog Integrated Circuits and Signal Processing, vol. 79, no. 2, pp. 301-307 (2014).
  23. Sanada Y., Ohira T., Chikuda S., Igarashi M., Ikebe M., Asai T., and Motomura M., "FPGA implementation of single-image super resolution based on frame-bufferless box filtering," Journal of Signal Processing, vol. 17, no. 4, pp. 111-114 (2013).
  24. 水野 暁, 五十嵐 正樹, 池辺 将之, "ポアソン方程式を用いた画像の滑らかな階調復元," 映像情報メディア学会誌, vol. 67, no. 8, pp. J326-J333 (2013).
  25. Takahagi K., Matsushita H., Iida T., Ikebe M., Amemiya Y., and Sano E., "Low-power wake-up receiver with subthreshold CMOS circuits for wireless sensor networks," Analog Integrated Circuits and Signal Processing, vol. 75, no. 2, pp. 199-205 (2013).
  26. Igarashi M., Ikebe M., Shimoyama S., and Motohisa J., "Fast bilateral filtering using recursive moving sum," Nonlinear Theory and Its Applications, vol. 3, no. 2, pp. 222-232 (2012).
  27. Ikebe M. and Asai T., "A digital vision chip for early feature extraction with rotated template-matching cellular automata," Journal of Robotics and Mechatronics, vol. 17, no. 4, pp. 372-377 (2005).
  28. 加賀谷 亮, 池辺 将之, 浅井 哲也, 雨宮 好仁, "負帰還リセットによるCMOSイメージセンサのバラツキ補償," 映像情報メディア学会誌, vol. 59, no. 3, pp. 415-421 (2005).
  29. Asai T., Ikebe M., Hirose T., and Amemiya Y., "A quadrilateral-object composer for binary images with reaction-diffusion cellular automata," International Journal of Parallel, Emergent and Distributed Systems, vol. 20, no. 1, pp. 57-68 (2005).
  30. Kagaya R., Ikebe M., Asai T., and Amemiya Y., "On-chip fixed-pattern-noise canceling with non-destructive intermediate readout circuitry for CMOS active-pixel sensors," WSEAS Transactions on Circuits and Systems, vol. 3, no. 3, pp. 477-479 (2004).
  31. Kanazawa Y., Asai T., Ikebe M., and Amemiya Y., "A novel CMOS circuit for depressing synapse and its application to contrast-invariant pattern classification and synchrony detection," International Journal of Robotics and Automation, vol. 19, no. 4, pp. 206-212 (2004).
  32. Oya T., Takahashi Y., Ikebe M., Asai T., and Amemiya Y., "A single-electron circuit as a discrete dynamical system," Superlattices and Microstructures, vol. 34, no. 3-6, pp. 253-258 (2003).
  33. Asai T., Sunayama T., Amemiya Y., and Ikebe M., "A MOS vision chip based on the cellular-automaton processing," Japanese Journal of Applied Physics, vol. 40, no. 4B, pp. 2585-2592 (2001).
  34. Sunayama T., Ikebe M., Asai T., and Amemiya Y., "Cellular νMOS circuits performing edge detection with difference-of-Gaussian Filters," Japanese Journal of Applied Physics, vol. 39, no. 4B, pp. 2278-2286 (2000).
  35. Ikebe M., Akazawa M., and Amemiya Y., "A Functional nMOS circuit for implementing cellular-automaton picture-processing devices," Computers and Electrical Engineering, vol. 23, no. 6, pp. 439-451 (1997).
  36. 池辺 将之, 亀石 浩司, 雨宮 好仁, "図形の細線化・縮退処理を行うνMOSセルオートマトン回路," 電気学会論文誌C, vol. 117, no. 5, pp. 548-553 (1997).

書籍／チャプター

  1. 池辺 将之, ニューロンMOSセルオートマトンによる機能情報処理LSIの研究, リアライズ理工センター, 丸善, 東京 (2000).
  2. Ikebe M. and Amemiya Y., "νMOS cellular-automaton circuit for picture processing," Brainware: Bio-Inspired Architecture and its Hardware Implementation, Miki T., Ed., Chapter 6, pp. 123-162, World Scientific, Singapole (2000).

招待講演／セミナー

  1. 植吉 晃大, 高前田 伸也, 池辺 将之, 浅井 哲也, 本村 真人, "ハードウェアディープラーニングアクセラレータの研究動向," 2017年電子情報通信学会総合大会 シンポジウムセッション「神経回路ハードウェア研究の最前線」, Meijo University, Nagoya, Japan (Mar. 22, 2017).
  2. Ikebe M., Uchida D., Take Y., Asai T., Kuroda T., and Motomura M., "3D stacked image sensor featuring low noise inductive coupling channels," The 3rd International Workshop on Image Sensors and Imaging Systems, pp. 15-16, Tokyo Institute of Technology, Tokyo, Japan (Nov. 17-18, 2016).
  3. Asai T., Ikebe M., and Motomura M., "Cognitive motion processing in imager/neural processor 3D stacked systems," The 5th Japan-Korea Joint Workshop on Complex Communication Sciences, Pukyong National University, Busan, Korea (Oct. 20-23, 2016).
  4. 池辺 将之, "大局および局所適応型輝度補正とその直観的I/F," 2016年電子情報通信学会ソサイエティ大会, C-9-7, Hokkaido University, Sapporo, Japan (Sep. 20-23, 2016).
  5. 池辺 将之, "トポロジー保存型セルオートマトンによる知的大局処理," 電子情報通信学会非線形問題研究会, Hokkaido University, Sapporo, Japan (Jul. 21-22, 2016).
  6. 池辺 将之, "CMOSイメージセンサの低雑音・広ダイナミックレンジ化とその高機能化," 技術情報協会：電気系セミナー「CCD/CMOSを中心としたイメージセンサの高機能設計と各種機器への応用1」, Tokyo, Japan (Nov. 2004).
  7. 池辺 将之, "CMOSイメージセンサの低雑音・広ダイナミックレンジ化とその高機能化," 技術情報協会：電気系セミナー「CCD/CMOSを中心としたイメージセンサの高機能設計と各種機器への応用1」, Tokyo, Japan (Jun. 25, 2004).

国際会議

  1. Ambalathankandy P., Ou Y., Kochiyil J., Takamaeda-Yamazaki S., Motomura M., Asai T., and Ikebe M., "Radiography contrast enhancement: smoothed LHE filter, a practical solution for digital X-rays with Mach band," 2019 International Conference on Digital Image Computing: Techniques and Applications, University of Western Australia, Perth, Australia (Dec. 2-4, 2019).
  2. Kaneko T., Ikebe M., Takamaeda-Yamazaki S., Motomura M., and Asai T., "Hardware-oriented algorithm and architecture for generative adversarial networks," The 2019 RISP International Workshop on Nonlinear Circuits, Communications and Signal Processing, pp. 446-449, Hilton Waikiki Beach Hotel, Honolulu, USA (Mar. 4-7, 2019).
  3. Suzuki S., Rim S., Takamaeda-Yamazaki S., Ikebe M., Motomura M., and Asai T., "Experimental demonstration of physical reservoir computing with nonlinear electronic devices," The 2019 RISP International Workshop on Nonlinear Circuits, Communications and Signal Processing, Hilton Waikiki Beach Hotel, Honolulu, USA (Mar. 4-7, 2019).
  4. Minamikawa K., Takamaeda-Yamazaki S., Ikebe M., Motomura M., and Asai T., "FPGA-based FORCE learning accelerator towards real-time online reservoir computing," The 2019 RISP International Workshop on Nonlinear Circuits, Communications and Signal Processing, Hilton Waikiki Beach Hotel, Honolulu, USA (Mar. 4-7, 2019).
  5. Kaneko T., Ikebe M., Takamaeda-Yamazaki S., Motomura M., and Asai T., "Ternarized backpropagation: a hardware-oriented optimization algorithm for edge-oriented AI devices," The 7th RIEC International Symposium on Brain Functions and Brain Computer, Research Institute of Electrical Communication, Tohoku University, Sendai, Japan (Feb. 22-23, 2019).
  6. Rim S., Suzuki S., Takamaeda-Yamazaki S., Ikebe M., Motomura M., and Asai T., "Approach to reservoir computing with Schmitt trigger oscillator-based analog neural circuits," The 7th Japan-Korea Joint Workshop on Complex Communication Sciences, C5, Alpensia, Pyengonchang, Korea (Jan. 6-9, 2019).
  7. Ando K., Ueyoshi K., Oba Y., Hirose K., Uematsu R., Kudo T., Ikebe M., Asai T., Takamaeda-Yamazaki S., and Motomura M., "Dither NN: an accurate neural network with dithering for low bit-precision hardware," The 2018 International Conference on Field-Programmable Technology (FPT'18), Tenbusu-Naha Hall, Naha, Japan (Dec. 10-14, 2018).
  8. Ambalathankandy P., Shimada T., Takamaeda-Yamazaki S., Motomura M., Asai T., and Ikebe M., "Analysis of smoothed LHE methods for processing images with optical illusions," IEEE International Conference on Visual Communications and Image Processing, Tempus Hotel Taichung , Taichung, Taiwan (Dec. 9-12, 2018).
  9. Kaneko T., Ikebe M., Takamaeda-Yamazaki S., Motomura M., and Asai T., "A study on ternary back propagation algorithm for embedded egde-AI processing," Joint workshop of UCL-ICN, NTT, UCL-Gatsby and AIBS: Analysis and Synthesis for Human/Artificial Cognition and Behaviour, Seaside House, Okinawa Institute of Science and Technology, Okinawa, Japan (Oct. 22-23, 2018).
  10. Kudo T., Ueyoshi K., Ando K., Hirose K., Uematsu R., Oba Y., Ikebe M., Asai T., Motomura M., and Takamaeda-Yamazaki S., "Area and energy optimization for bit-serial log-quantized DNN Accelerator with shared accumulators," IEEE 12th International Symposium on Embedded Multicore/Many-core Systems-on-Chip, Vietnam National University, Hanoi, Vietnam (Sep. 12-14, 2018).
  11. Shimada T., Ikebe M., Ambalathankandy P., Takamaeda-Yamazaki S., Motomura M., and Asai T., "Sparse disparity estimation using global phase only correlation for stereo matching acceleration," 2018 IEEE International Conference on Acoustics, Speech and Signal Processing, Calgary Telus Convention Center, Alberta, Canada (Apr. 15-20, 2018).
  12. Uematsu R., Ando K., Ueyoshi K., Hirose K., Ikebe M., Asai T., Takamaeda-Yamazaki S., and Motomura M., "Exploring CNN accelerator design space on a dynamically reconfigurable hardware platform," The 21st Workshop on Synthesis And System Integration of Mixed Information Technologies (SASIMI 2018), Kunibiki Messe, Matsue, Japan (Mar. 26-27, 2018).
  13. Iwamaru N., Takamaeda-Yamazaki S., Ikebe M., Motomura M., and Asai T., "A novel iris-center detection algorithm towards gaze estimation targeting molecular cellular automata," International Workshop on Molecular Architectonics 2018, P-25, Osaka University, Osaka, Japan (Mar. 2-3, 2018).
  14. Takamaeda-Yamazaki S., Ueyoshi K., Ando K., Uematsu R., Hirose K., Ikebe M., Asai T., and Motomura M., "Accelerating Deep Learning by Binarized Hardware," Asia-Pacific Signal and Information Processing Association Annual Summit and Conference 2017 (APSIPA ASC 2017), Aloft Kuala Lumpur Sentral Sentral, Kuala Lumpur, Malaysia (Dec. 12-15, 2017).
  15. Hirose K., Ando K., Ueyoshi K., Ikebe M., Asai T., Motomura M., and Takamaeda-Yamazaki S., "Quantization Error-based Regularization in Neural Networks," Thirty-seventh SGAI International Conference on Artificial Intelligence (SGAI 2017), Peterhouse College, Cambridge, England (Dec. 12-14, 2017).
  16. Hida I., Ueyoshi K., Takamaeda-Yamazaki S., Ikebe M., Motomura M., and Asai T., "Sign-invariant unsupervised learning facilitates weighted-sum computation in analog neural-network devices," 2017 International Symposium on Nonlinear Theory and Its Applications, Cancun International Convention Center, Cancun, Mexico (Dec. 4-7, 2017).
  17. Hirose K., Uematsu R., Ando K., Orimo K., Ueyoshi K., Ikebe M., Asai T., Takamaeda-Yamazaki S., and Motomura M., "Logarithmic Compression for Memory Footprint Reduction in Neural Network Training," 5th International Workshop on Computer Systems and Architectures (CSA 2017), Aomori Prefecture Tourist Center, Aomori, Japan (Nov. 19-22, 2017).
  18. Hirose K., Uematsu R., Ando K., Ueyoshi K., Ikebe M., Asai T., Motomura M., and Takamaeda-Yamazaki S., "A Regularization Approach for Quantized Neural Networks," International Workshop on Highly Efficient Neural Networks Design (HENND 2017), Lotte Hotel City Center, Seoul, Korea (Oct. 20-20, 2017).
  19. Tanibata A., Schmid A., Takamaeda-Yamazaki S., Ikebe M., Motomura M., and Asai T., "FPGA implementation of edge-guided pattern generation for motion-vector estimation of textureless objects (demo night)," The 27th International Conference on Field-Programmable Logic and Applications, Culture and Convention Center Het Pand, Ghent, Belgium (Sep. 4-8, 2017).
  20. Ando K., Ueyoshi K., Hirose K., Orimo K., Yonekawa H., Sato S., Nakahara H., Ikebe M., Takamaeda-Yamazaki S., Asai T., Kuroda T., and Motomura M., "In-Memory Area-Efficient Signal Streaming Processor Design for Binary Neural Networks," 60th IEEE International Midwest Symposium on Circuits and Systems (MWSCAS 2017), Tufts University, Boston, USA (Aug. 6-9, 2017).
  21. Ueyoshi K., Ikebe M., Asai T., Takamaeda-Yamazaki S., and Motomura M., "Hardware accelerator design for convolutional neural networks with low bit precision," GI-CoRE GSQ, GSB, & IGM Joint Symposium -Quantum, Informatics, Biology, & Medicine -, Hokkaido University, Sapporo, Japan (Jul. 10-11, 2017).
  22. Hida I., Takamaeda-Yamazaki S., Ikebe M., Motomura M., and Asai T., "A versatile and energy-efficient reconfigurable accelerator for embedded microprocessors," GI-CoRE GSQ, GSB, & IGM Joint Symposium -Quantum, Informatics, Biology, & Medicine -, Hokkaido University, Sapporo, Japan (Jul. 10-11, 2017).
  23. Yamamoto K., Ikebe M., Asai T., Motomura M., and Takamaeda-Yamazaki S., "Time-Division Multiplexing ," GI-CoRE GSQ, GSB, & IGM Joint Symposium -Quantum, Informatics, Biology, & Medicine -, Hokkaido University, Sapporo, Japan (Jul. 10-11, 2017).
  24. Yamamoto K., Huang W., Takamaeda-Yamazaki S., Ikebe M., Asai T., and Motomura M., "A Time-Division Multiplexing Ising Machine on FPGAs," International Symposium on Highly-Efficient Accelerators and Reconfigurable Technologies (HEART 2017), Ruhr University, Bochum, Germany (Jun. 7-9, 2017).
  25. Ando K., Ueyoshi K., Orimo K., Yonekawa H., Sato S., Nakahara H., Ikebe M., Asai T., Takamaeda-Yamazaki S., Kuroda T., and Motomura M., "BRein memory: a 13-layer 4.2 K neuron/0.8 M synapse binary/ternary reconfigurable in-memory deep neural network accelerator in 65 nm CMOS," 2017 Symposia on VLSI Technology and Circuits, Rihga Royal Hotel, Kyoto, Japan (Jun. 5-8, 2017).
  26. Ueyoshi K., Ando K., Orimo K., Ikebe M., Asai T., and Motomura M., "Exploring optimized accelerator design for binarized convolutional neural networks," The 2017 International Joint Conference on Neural Networks, William A. Egan Civic and Convention Center, Alaska, USA (May 14-19, 2017).
  27. Yamamoto K., Takamaeda-Yamazaki S., Ikebe M., Asai T., and Motomura M., "A scalable ising model implementation on an FPGA," COOL Chips 20, Yokohama Media & Communications Center, Yokohama, Japan (Apr. 19-21, 2017).
  28. Fu Y., Ikebe M., Shimada T., Motomura M., and Asai T., "Low latency divider using ensemble of moving average curves," The 18th International Symposium on Quality Electronic Design (ISQED 2017), Santa Clara Convention Center, Santa Clara, USA (Mar. 13-15, 2017).
  29. Tsuji T., Ikebe M., Takamaeda-Yamazaki S., Motomura M., and Asai T., "6-DoF camera-position and posture estimation based on local patches of image sequence," 2017 RISP International Workshop on Nonlinear Circuits, Communications and Signal Processing, Hyatt Regency Guam, Guam, USA (Feb. 28-Mar. 3, 2017).
  30. Ando K., Ueyoshi K., Orimo K., Ikebe M., Takamaeda-Yamazaki S., Asai T., and Motomura M., "Throughput analysis of a data-flow reconfigurable array architecture for convolutional neural networks," The 5th RIEC International Symposium on Brain Functions and Brain Computer, Tohoku University, Sendai, Japan (Feb. 27-28, 2017).
  31. Ikebe M., Asai T., Mori M., Itou T., Uchida D., Take Y., and Kuroda T., "An image sensor/processor 3D stacked module featuring ThruChip interfaces," The 22nd Asia and South Pacific Design Automation Conference - University Design Contest, Tokyo, Japan (Jan. 16-19, 2017).
  32. Kusano H., Ikebe M., Asai T., and Motomura M., "An FPGA-optimized architecture of anti-aliasing based super resolution for real-time HDTV to 4K- and 8K-UHD conversions," 2016 International Conference on Reconfigurable Computing and FPGAs, Iberostar Cancun hotel, Cancun, Mexico (Nov. 30-Dec. 2, 2016).
  33. Orimo K., Ando K., Ueyoshi K., Ikebe M., Asai T., and Motomura M., "FPGA architecture for feed-forward sequential memory network targeting long-term time-series forecasting," 2016 International Conference on Reconfigurable Computing and FPGAs, Iberostar Cancun hotel, Cancun, Mexico (Nov. 30-Dec. 2, 2016).
  34. Tanibata A., Ushida M., Schmid A., Ikebe M., Asai T., and Motomura M., "A hardware cellular-automaton architecture for spatial pattern generation towards motion-vector estimation of textureless objects," 2016 International Symposium on Nonlinear Theory and its Applications, pp. 622-625, New Welcity Yugawara, Shizuoka, Japan (Nov. 27-30, 2016).
  35. Hida I., Ikebe M., Asai T., and Motomura M., "A two-clock-cycle naive Bayes classifier for dynamic branch prediction in pipelined RISC microprocessors," 2016 IEEE Asia Pacific Conference on Circuits and Systems, Ramada Plaza Jeju Hotel, Jeju, Korea (Oct. 25-28, 2016).
  36. Ando K., Orimo K., Ueyoshi K., Ikebe M., Asai T., and Motomura M., "Reconfigurable processor array architecture for deep convolutional neural networks," The 20th Workshop on Synthesis And System Integration of Mixed Information Technologies, Kyoto Research Park, Kyoto, Japan (Oct. 24-25, 2016).
  37. Asai T., Mori M., Itou T., Take Y., Ikebe M., Kuroda T., and Motomura M., "Motion-vector estimation and cognitive classification on an image sensor/processor 3D stacked system featuring ThruChip interfaces," European Solid-State Circuits Conference 2016, Swisstech Convention Centre, Lausanne, Switzerland (Sep. 12-15, 2016).
  38. Ikebe M., Uchida D., Take Y., Someya M., Chikuda S., Matsuyama K., Asai T., Kuroda T., and Motomura M., "Image sensor/digital logic 3D stacked module featuring inductive coupling channels for high speed/low-noise image transfer," 2015 Symposia on VLSI Technology and Circuits, 4-1, Rihga Royal Hotel, Kyoto, Japan (Jun. 15-19, 2015).
  39. Itou T., Mori M., Ikebe M., Asai T., Kuroda T., and Motomura M., "A new architecture for feature extraction to perform machine learning by using motion vectors and its implementation in an FPGA," Proceedings of the 2015 RISP International Workshop on Nonlinear Circuits, Communications and Signal Processing, pp. 294-297, Universiti Teknologi Malaysia, Kuala Lumpur, Malaysia (Feb. 27-Mar. 2, 2015).
  40. Uchida D., Ikebe M., Motohisa J., and Sano E., "Low power single-slope ADC with intermittent-working time to digital converter," 2015 RISP International Workshop on Nonlinear Circuits, Communications and Signal Processing, Universiti Teknologi Malaysia, Kuala Lumpur, Malaysia (Feb. 27-Mar. 2, 2015).
  41. Uchida D., Ikebe M., Motohisa J., and Sano E., "A 12-bit, 5.5-uW single-slope ADC using intermittent working TDC with multi-phase clock signals," The 21st IEEE International Conference on Electronics Circuits and Systems, Le Palais du Pharo, Marseille, France (Dec. 7-10, 2014).
  42. Mori M., Itou T., Ikebe M., Asai T., Kuroda T., and Motomura M., "FPGA-based design for motion-vector estimation exploiting high-speed imaging and its application to machine learning," Proceedings of the 2014 RISP International Workshop on Nonlinear Circuits, Communications and Signal Processing, pp. 145-148, Waikiki Beach Marriott Resort & Spa, Honolulu, U.S.A. (Feb. 28-Mar. 3, 2014).
  43. Sanada Y., Ohata K., Ogaki T., Matsuyama K., Ohira T., Chikuda S., Igarashi M., Kuroda T., Ikebe M., Asai T., and Motomura M., "FPGA implementation of a memory-efficient stereo vision algorithm based on 1-D guided filtering," Proceedings of the 2014 International Conference on Circuits, Systems, and Control, pp. 25-30, Lindner Grand Hotel Beau Rivage, Interlaken, Switzerland (Feb. 22-24, 2014).
  44. Uchida D., Ikebe M., Someya M., and Motohisa J., "Low-power single-slope ADC with time to digital converter for CMOS image sensor," The 16th SNU-HU Joint Symposium, Seoul National University, Seoul, Korea (Dec. 13, 2013).
  45. Ohata K., Sanada Y., Ogaki T., Matsuyama K., Ohira T., Chikuda S., Igarashi M., Ikebe M., Asai T., Motomura M., and Kuroda T., "Hardware-oriented stereo vision algorithm based on 1-D guided filtering and its FPGA implementation," Proceedings of the 2013 IEEE International Conference on Electronics, Circuits, and Systems, pp. 169-172, Yas Viceroy Hotel, Abu Dhabi, UAE (Dec. 8-11, 2013).
  46. Chikuda S., Ohira T., Sanada Y., Igarashi M., Ikebe M., Asai T., and Motomura M., "FPGA implementation of 60-FPS QVGA-to-VGA single-image super resolution," in Proc. of the 2013 International Conference on Solid State Devices and Materials, pp. 136-137, Hilton Fukuoka Sea Hawk, Fukuoka, Japan (Sep. 24-27, 2013).
  47. Uchida D., Ikebe M., Motohisa J., Sano E., and Kondou A., "CMOS common-mode filter with gyrator-C network," 2013 International Conference on Solid State Devices and Materials, Hilton Fukuoka Sea Hawk, Fukuoka, Japan (Sep. 24-27, 2013).
  48. Sanada Y., Ohira T., Chikuda S., Igarashi M., Ikebe M., Asai T., and Motomura M., "FPGA implementation of single-image super resolution based on frame-bufferless box filtering," Proceedings of the 2013 RISP International Workshop on Nonlinear Circuits, Communications and Signal Processing, pp. 516-519, Courtyard King Kamehameha's Kona Beach Hotel, The Island of Hawaii, U.S.A. (Mar. 4-7, 2013).
  49. Ikebe M., Asai T., Hirose T., and Amemiya Y., "A quadrilateral-object composer for binary images with reaction-diffusion cellular automata," Proceedings of the 2004 IEEE Asia-Pacific Conference on Advanced System Integrated Circuits, pp. 406-409, Fukuoka, Japan (Aug. 4-6, 2004).
  50. Asai T., Kanazawa Y., Ikebe M., and Amemiya Y., "A MOS circuit for the Lotka-Volterra chaotic oscillator," Proceedings of the 12th International IEEE Workshop on Nonlinear Dynamics of Electronic Systems, pp. 71-74, Evora, Portugal (May 9-13, 2004).
  51. Kagaya R., Ikebe M., Asai T., and Amemiya Y., "On-chip fixed-pattern-noise canceling with non-destructive intermediate readout circuitry for CMOS active-pixel sensors," 4th WSEAS International Conference on Instrumentation, Measurement, Control, Circuits and Systems, Miami, U.S.A. (Apr. 21-23, 2004).
  52. Asai T., Kanazawa Y., Ikebe M., and Amemiya Y., "A Neuromorphic CMOS Family and its Application," International Symposium on Bio-Inspired Systems, P8-5, Kitakyushu, Japan (Mar. 7-9, 2004).
  53. Sunayama T., Asai T., Amemiya Y., and Ikebe M., "A νMOS vision chip based on the cellular-automaton processing," Extended Abstracts of the 2000 International Conference on Solid State Devices and Materials, pp. 364-365, Sendai, Japan (Aug. 30-31, 2000).
  54. Sunayama T., Ikebe M., and Amemiya Y., "A νMOS cellular-automaton device for differential-of-Gaussian Filtering," Extended Abstracts of the 1999 International Conference on Solid State Devices and Materials, pp. 110-111, Tokyo, Japan (Sep. 20-24, 1999).
  55. Wong Z.-S., Ikebe M., and Amemiya Y., "A νMOS cellular-automaton device for picture processing," Proceedings of the 8th International Symposium on Integrated circuits, Devices and Systems, pp. 331-334, Grand Hyatt, Singapore (Sep. 8-11, 1999).
  56. Yamada T., Ikebe M., and Amemiya Y., "A current-mode νMOS circuit for cellular automaton devices," Proceedings of the International Symposium on Future of Intellectual Integrated Electronics, pp. 383-388, Sendai, Japan (Mar. 14-17, 1999).
  57. Ikebe M. and Amemiya Y., "A νMOS cellular-automaton circuit for picture processing," Proceedings of the International Symposium on Future of Intellectual Integrated Electronics, pp. 377-382, Sendai, Japan (Mar. 14-17, 1999).
  58. Ikebe M., Akazawa M., and Amemiya Y., "Neu-MOS cellular automaton devices for intelligent image sensors," Proceedings of the 5th International Conference on Soft Computing and Information / Intelligent Systems, vol. 1, pp. 447-453, Iizuka, Japan (Oct. 16-20, 1998).
  59. Ikebe M., Akazawa M., and Amemiya Y., "Neu-MOS cellular automaton circuits for intelligent image sensors," Proceedings of the Second International Conference on Knowledge-Based Intelligent Electronic Systems, pp. 447-453, Adelaide, Australia (Apr. 21-23, 1998).

受賞

  1. Rim S., Suzuki S., Takamaeda-Yamazaki S., Ikebe M., Motomura M., and Asai T., "Approach to reservoir computing with Schmitt trigger oscillator-based analog neural circuits," JKCCS 2019 - Best Paper Award, Jan. 8, 2019.
  2. Ando K., Ueyoshi K., Oba Y., Hirose K., Uematsu R., Kudo T., Ikebe M., Asai T., Takamaeda S., and Motomura M., "Dither NN: An Accurate Neural Network with Dithering for Low Bit-Precision Hardware," FPT'18 - Best Paper Award, Dec. 13, 2018.
  3. 島田 武, Ambalathankandy P., 高前田 伸也, 本村 真人, 浅井 哲也, 池辺 将之, 吉田 嵩志, "FPGA実装に向けた大局・局所適応型輝度補正技術によるFull-HD60FPS動作実証," IEEE SSCS Japan Chapter Academic Research Award, 2018年5月15日.
  4. 草野 穂高, 池辺 将之, 浅井 哲也, 本村 真人, "アンチエイリアジングを用いた4K/8K対応の低メモリ・高速単一画像超解像," STARCフォーラム2015 - 優秀ポスター賞, Nov. 27, 2015.
  5. 大平 貴徳, 真田 祐樹, 築田 聡史, 五十嵐 正樹, 池辺 将之, 浅井 哲也, 本村 真人, "省メモリ指向一枚超解像アーキテクチャとそのFPGA実装," LSIとシステムのワークショップ2013 - ICD優秀ポスター賞, May 15, 2013.
  6. 池辺 将之, 加賀谷 亮, 浅井 哲也, 雨宮 好仁, "負帰還を用いた雑音補正CMOSイメージセンサ," 第7回LSI IPデザイン・アワード - 次点（研究助成）, 2005年5月.
  7. 加賀谷 亮, 金澤 雄亮, 浅井 哲也, 雨宮 好仁, 池辺 将之, 大住 勇治, 金高 達也, "バラツキ補償リセット方式のCMOSイメージセンサ," 第6回LSI IPデザイン・アワード - 開発奨励賞, 2004年5月.
  8. Ikebe M., Akazawa M., and Amemiya Y., "Neu-MOS cellular automaton devices for intelligent image sensors," 5th International Conference on Soft Computing and Information / Intelligent Systems - Best Paper Award, Oct. 1998.

国内学会

  1. 安藤 洸太, 植吉 晃大, 大羽 由華, 廣瀨 一俊, 工藤 巧, 池辺 将之, 浅井 哲也, 高前田 伸也, 本村 真人, "Dither NN: 画像処理から着想を得た組込み向け量子化ニューラルネットワークの精度向上手法," 電子情報通信学会リコンフィギャラブルシステム研究会 (RECONF), 東京工業大学 東工大蔵前会館, (東京), 2019年5月9-10日.
  2. 金子 竜也, 折茂 健太郎, 池辺 将之, 高前田 伸也, 本村 真人, 浅井 哲也, "敵対的生成ネットワークのハードウェア指向アルゴリズムとそのアーキテクチャの検討," 2018年電子情報通信学会 NOLTAソサイエティ大会, 京都テルサ, (京都), 2018年6月9日.
  3. 池上 高広, 池辺 将之, 高前田 伸也, 本村 真人, 浅井 哲也, "前庭動眼反射を考慮した初期聴覚モデル〜有毛細胞への雑音印加による音圧評価〜," 2018年電子情報通信学会 NOLTAソサイエティ大会, 京都テルサ, (京都), 2018年6月9日.
  4. 大羽 由華, 安藤 洸太, 廣瀨 一俊, 植吉 晃大, 植松 瞭太, 工藤 巧, 黒川 圭一, 池辺 将之, 浅井 哲也, 本村 真人, 高前田 伸也, "二値化ニューラルネットワークに基づいたハードウェア指向高精度モデルの検討," 電子情報通信学会リコンフィギャラブルシステム研究会 (RECONF), ゲートシティ大崎, (東京), 2018年5月24-25日.
  5. 工藤 巧, 植吉 晃大, 安藤 洸太, 植松 瞭太, 廣瀨 一俊, 大羽 由華, 池辺 将之, 浅井 哲也, 本村 真人, 高前田 伸也, "対数量子化を用いた可変長ビットシリアル型DNNアクセラレータの面積最適化手法," 電子情報通信学会リコンフィギャラブルシステム研究会 (RECONF), ゲートシティ大崎, (東京), 2018年5月24-25日.
  6. 安藤 洸太, 植吉 晃大, 大羽 由華, 廣瀨 一俊, 植松 瞭太, 工藤 巧, 池辺 将之, 浅井 哲也, 高前田 伸也, 本村 真人, "ディザ拡散を用いた組み込み向け二値化ニューラルネットワークの高精度化手法の検討," LSIとシステムのワークショップ, 東京大学生産技術研究所, (東京), 2018年5月14-15日.
  7. 島田 武, Ambalathankandy P., 高前田 伸也, 本村 真人, 浅井 哲也, 池辺 将之, 吉田 嵩志, "FPGA実装に向けた大局・局所適応型輝度補正技術によるFull-HD60FPS動作実証," LSIとシステムのワークショップ, 東京大学生産技術研究所, (東京), 2018年5月14-15日.
  8. 熊澤 輝顕, 鈴木 浩史, 石畠 正和, 浅井 哲也, 池辺 将之, 本村 真人, 高前田 伸也, "ZDDを用いた三角形分割パターンの列挙とその応用に向けて," 人工知能学会 第106回人工知能基本問題研究会, 指宿市民会館, (鹿児島), 2018年3月16-17日.
  9. 肥田 格, 植吉 晃大, 高前田 伸也, 池辺 将之, 本村 真人, 浅井 哲也, "不揮発アナログシナプスデバイスの素子数を半減する重み符号固定事前学習法とその深層学習への適用," 日本神経回路学会第27回全国大会, 北九州国際会議場, (福岡), 2017年9月20-22日.
  10. 廣瀨 一俊, 安藤 洸太, 植吉 晃大, 池辺 将之, 浅井 哲也, 本村 真人, 高前田 伸也, "量子化誤差を考慮したニューラルネットワークの学習手法," 人工知能学会人工知能基本問題研究会 (SIG-FPAI), 小樽市公会堂, (小樽), 2017年8月8-9日.
  11. 安藤 洸太, 植吉 晃大, 折茂 健太郎, 米川 晴義, 佐藤 真平, 中原 啓貴, 池辺 将之, 浅井 哲也, 高前田 伸也, 黒田 忠広, 本村 真人, "[依頼講演] BRein Memory: バイナリ・インメモリ再構成型深層ニューラルネットワークアクセラレータ," 電子情報通信学会集積回路研究会 (ICD), 北海道大学情報教育館, (札幌), Jul. 31-Aug. 2, 2017.
  12. ナ ソクジン, 池辺 将之, 横山 紗由里, 高前田 伸也, 本村 真人, 浅井 哲也, 間 久直, 藤田 陽一, 新井 康夫, "熱雑音抑制型サンプルホールド回路を用いたイオン飛行時間計測用SOIイメージセンサ," 映像情報メディア学会情報センシング研究会 (IST), 北海道大学情報教育館, (札幌), Jul. 31-Aug. 2, 2017.
  13. 横山 紗由里, 池辺 将之, ナ ソクジン, 高前田 伸也, 本村 真人, 浅井 哲也, "貫通電流の時間変動を抑制したTDC+Single-Slope ADCの回路構成," 映像情報メディア学会情報センシング研究会 (IST), 北海道大学情報教育館, (札幌), Jul. 31-Aug. 2, 2017.
  14. 山本 佳生, 熊澤 輝顕, 池辺 将之, 浅井 哲也, 本村 真人, 高前田 伸也, "高次数イジングネットワークの時分割処理方式の検討," 電子情報通信学会コンピュータシステム研究会 (CPSY), 秋田アトリオンビル, (秋田), 2017年7月26-28日.
  15. 熊澤 輝顕, 池辺 将之, 浅井 哲也, 本村 真人, 高前田 伸也, "メモリアクセスパターンを考慮した遅延評価によるZDD構築の高速化," 基盤（S）離散構造処理系プロジェクト「2017年度初夏のワークショップ」, 北海道大学VBL棟, (札幌), 2017年6月23-24日.
  16. 山本 佳生, 池辺 将之, 浅井 哲也, 本村 真人, 高前田 伸也, "時分割多重機構を用いた高密度FPGAイジングマシン," 基盤（S）離散構造処理系プロジェクト「2017年度初夏のワークショップ」, 北海道大学VBL棟, (札幌), 2017年6月23-24日.
  17. 廣瀨 一俊, 植松 瞭太, 安藤 洸太, 折茂 健太郎, 植吉 晃大, 高前田 伸也, 池辺 将之, 浅井 哲也, 本村 真人, "対数量子化による深層ニューラルネットワークのメモリ量削減," 電子情報通信学会コンピュータシステム研究会 (CPSY), 登別温泉第一滝本館, (登別), 2017年5月23日.
  18. 山本 佳生, 高前田 伸也, 池辺 将之, 浅井 哲也, 本村 真人, "時分割多重機構を用いた高密度FPGAイジングマシン," 電子情報通信学会コンピュータシステム研究会 (CPSY), 登別温泉第一滝本館, (登別), 2017年5月23日.
  19. 植松 瞭太, 廣瀨 一俊, 安藤 洸太, 折茂 健太郎, 植吉 晃大, 高前田 伸也, 池辺 将之, 浅井 哲也, 本村 真人, "動的再構成ハードウェアアーキテクチャを活かしたCNNの実装と評価," 電子情報通信学会リコンフィギャラブルシステム研究会 (RECONF), 登別温泉第一滝本館, (登別), 2017年5月22日.
  20. 安藤 洸太, 植吉 晃大, 廣瀨 一俊, 折茂 健太郎, 植松 瞭太, 高前田 伸也, 池辺 将之, 浅井 哲也, 本村 真人, "二値化ニューラルネットワークアクセラレータのアーキテクチャ検討," 電子情報通信学会リコンフィギャラブルシステム研究会 (RECONF), 登別温泉第一滝本館, (登別), 2017年5月22日.
  21. 植吉 晃大, 安藤 洸太, 折茂 健太郎, 高前田 伸也, 池辺 将之, 浅井 哲也, 本村 真人, "FPGAを用いたCNNの最適ハードウェア構成とその二値化検討," 電子情報通信学会リコンフィギャラブルシステム研究会 (RECONF), 登別温泉第一滝本館, (登別), 2017年5月22日.
  22. 横山 紗由里, 池辺 将之, ナ ソクジン, 高前田 伸也, 本村 真人, 浅井 哲也, "直交位相検出TDCを用いたイメージセンサ用12-bit Single-Slope ADC," LSIとシステムのワークショップ2017, 東京大学, (東京), 2017年5月15-16日.
  23. ナ ソクジン, 池辺 将之, 横山 紗由里, 高前田 伸也, 本村 真人, 浅井 哲也, 間 久直, 藤田 陽一, 新井 康夫, "ソフトリセット機構を用いたイオン飛行時間計測用SOIイメージセンサ," LSIとシステムのワークショップ2017, 東京大学, (東京), 2017年5月15-16日.
  24. 山本 佳生, 池辺 将之, 浅井 哲也, 本村 真人, 高前田 伸也, "時分割多重機構を用いたイジングプロセッサの解精度向上手法の検討," LSIとシステムのワークショップ2017, 東京大学, (東京), 2017年5月15-16日.
  25. 熊澤 輝顕, 高前田 伸也, 池辺 将之, 浅井 哲也, 本村 真人, "メモリアクセスパターンを考慮した遅延評価によるZDD構築の高速化," 第30回 回路とシステムワークショップ, 北九州国際会議場, (北九州), 2017年5月11-12日.
  26. 谷端 蒼, 牛田 実穂, 高前田 伸也, 池辺 将之, 本村 真人, 浅井 哲也, "輪郭情報からテクスチャを自動生成する非線形画像処理アルゴリズムとそのFPGA実装," 電子情報通信学会 ICD/CPSY 学生・若手研究会, 東京工業大学, (東京), 2016年12月15-16日.
  27. 廣瀨 一俊, 高前田 伸也, 池辺 将之, 浅井 哲也, 本村 真人, "深層畳み込みニューラルネットワークの転移学習による個人識別システム," 電子情報通信学会 ICD/CPSY 学生・若手研究会, 東京工業大学, (東京), 2016年12月15-16日.
  28. 肥田 格, 高前田 伸也, 池辺 将之, 本村 真人, 浅井 哲也, "ナイーブベイズ分類器を用いた動的分岐予測器の設計と評価," 電子情報通信学会 ICD/CPSY 学生・若手研究会, 東京工業大学, (東京), 2016年12月15-16日.
  29. 島田 武, 池辺 将之, 付 宇晗, 高前田 伸也, 本村 真人, 浅井 哲也, "局所移動平均を用いた補間曲線の性質とその回路応用," 電子情報通信学会 ICD/CPSY 学生・若手研究会, 東京工業大学, (東京), 2016年12月15-16日.
  30. 吉田 嵩志, 池辺 将之, 島田 武, 高前田 伸也, 本村 真人, 浅井 哲也, "大局および局所適応型輝度補正技術の効率的なハードウェア化の検討," 電子情報通信学会 ICD/CPSY 学生・若手研究会, 東京工業大学, (東京), 2016年12月15-16日.
  31. 横山 紗由里, ナ ソクジン, 内田 大輔, 池辺 将之, 本村 真人, 浅井 哲也, "直交位相検出TDCを用いたシングルスロープADCの回路構成検討," 電子情報通信学会 ICD/CPSY 学生・若手研究会, 東京工業大学, (東京), 2016年12月15-16日.
  32. 草野 穂高, 池辺 将之, 浅井 哲也, 本村 真人, "オーバーサンプリング・アンチエリアス技術を用いた8K解像度向け超解像," 日本光学会年次学術講演会, 筑波大学東京キャンパス文京校舎, (東京), Oct. 30-Nov. 2, 2016.
  33. 肥田 格, 池辺 将之, 浅井 哲也, 本村 真人, "高エネルギー効率プロセッサの実現に向けたナイーブベイズ分類器による動的分岐予測," 2016年電子情報通信ソサイエティ大会, 北海道大学, (札幌), 2016年9月20-23日.
  34. 岩丸 直登, 池辺 将之, 浅井 哲也, 本村 真人, "視線推定における黒目中心検出処理を行うセルオートマトンLSIアーキテクチャ," 2016年電子情報通信ソサイエティ大会, 北海道大学, (札幌), 2016年9月20-23日.
  35. 付 宇晗, 池辺 将之, 島田 武, 浅井 哲也, 本村 真人, "局所移動平均を用いた除算器の効率的な実装手法," 2016年電子情報通信ソサイエティ大会, 北海道大学, (札幌), 2016年9月20-23日.
  36. 草野 穂高, 池辺 将之, 浅井 哲也, 本村 真人, "アンチエイリアシングによるUHDTV向け単一画像超解像のFPGA実装," 2016年電子情報通信ソサイエティ大会, 北海道大学, (札幌), 2016年9月20-23日.
  37. 谷端 蒼, 牛田 実穂, 池辺 将之, 浅井 哲也, 本村 真人, "無地物体の動き検出のための縞模様形成アーキテクチャ," 2016年電子情報通信ソサイエティ大会, 北海道大学, (札幌), 2016年9月20-23日.
  38. 岩丸 直登, 池辺 将之, 浅井 哲也, 本村 真人, "黒目中心検出のためのハードウェア指向セルオートマトンモデルとその低電力アーキテクチャ," 2016年 電子情報通信学会NOLTAソサイエティ大会, 東京理科大学葛飾キャンパス, (東京), 2016年6月12日.
  39. 草野 穂高, 池辺 将之, 浅井 哲也, "４Ｋ／８Ｋ解像度向け省メモリ・高速単一画像超解像," LSIとシステムのワークショップ, 東京大学生産技術研究所, (東京), 2016年5月16-17日.
  40. 付 宇晗, 池辺 将之, 浅井 哲也, "局所移動平均曲線を用いた低レイテンシ除算器の構成," LSIとシステムのワークショップ, 東京大学生産技術研究所, (東京), 2016年5月16-17日.
  41. 草野 穂高, 池辺 将之, 浅井 哲也, 本村 真人, "アンチエイリアジングを用いた4K/8K対応の低メモリ・高速単一画像超解像," STARCフォーラム2015, 新横浜国際ホテル, (横浜), 2015年11月27日.
  42. 内田 大輔, 池辺 将之, 染谷 槙人, 築田 聡史, 浅井 哲也, 本村 真人, "CMOSイメージセンサ用低電力間欠動作カラムTDC," 電子情報通信学会ソサイエティ大会, 東北大学, (仙台), 2015年9月8-11日.
  43. 内田 大輔, 池辺 将之, 本久 順一, 佐野 栄一, "NAND型遅延線路を用いた複数位相型TDCの間欠動作," 電子情報通信学会総合大会, 立命館大学, (滋賀), 2015年3月10-13日.
  44. 森 政文, 伊藤 健之, 池辺 将之, 浅井 哲也, 黒田 忠広, 本村 真人, "動きベクトルの機械学習アーキテクチャとそのFPGA実装," STARCシンポジウム2015, 新横浜国際ホテル, (横浜), 2015年1月30日.
  45. 渡辺 佳織, 内田 大輔, 染谷 槙人, 池辺 将之, 浅井 哲也, 本村 真人, "イメージセンサ用複数位相型TDCに向けたCDS機構," LSIとシステムのワークショップ, 北九州国際会議場, (北九州市), 2014年5月26-28日.
  46. 松山 健人, 真田 祐樹, 大畑 克樹, 大平 貴徳, 築田 聡史, 五十嵐 正樹, 池辺 将之, 浅井 哲也, 本村 真人, 黒田 忠広, "省メモリ指向ステレオマッチングアルゴリズムのLSIアーキテクチャ," STARCシンポジウム2014, 新横浜国際ホテル, (横浜), 2014年1月29日.
  47. 森 政文, 伊藤 健之, 池辺 将之, 浅井 哲也, 黒田 忠広, 本村 真人, "高速撮像を前提とする動きベクトル演算の簡素化アーキテクチャとその機械学習応用," 電子情報通信学会 集積回路研究会 学生・若手研究会, 京都大学, (京都), 2014年1月28-29日.
  48. 松山 健人, 真田 祐樹, 大畑 克樹, 大垣 哲郎, 大平 貴徳, 築田 聡史, 五十嵐 正樹, 池辺 将之, 浅井 哲也, 本村 真人, 黒田 忠広, "ハードウェア指向ステレオマッチングアルゴリズムのアーキテクチャとそのFPGA実装," VDECデザイナーズフォーラム2013, 東京大学武田先端知ビル, (東京), 2013年8月25-26日.
  49. 内田 大輔, 染谷 槙人, 池辺 将之, 本久 順一, 佐野 栄一, "複数位相型TDC付きシングルスロープADCの動作タイミングによる低電力化," 電子情報通信学会 ICD/ITE-IST研究会, pp. 97-100, ITE-IST2013-41, サン・リフレ函館, (函館), 2013年7月4-5日.
  50. 大平 貴徳, 真田 祐樹, 築田 聡史, 五十嵐 正樹, 池辺 将之, 浅井 哲也, 本村 真人, "省メモリ指向一枚超解像 アーキテクチャとそのFPGA実装," LSIとシステムのワークショップ, (北九州), 2013年5月.
  51. 染谷 槙人, 内田 大輔, 池辺 将之, 本久 順一, 浅井 哲也, 本村 真人, "CMOSイメージセンサ用シングルスロープA/D変換器の高速化および低電力化," LSIとシステムのワークショップ, (北九州), 2013年5月.
  52. 真田 祐樹, 五十嵐 正樹, 池辺 将之, 浅井 哲也, 本村 真人, 大畑 克樹, 黒田 忠広, "イメージセンサ-プロセッサ三次元集積システムにおける深度マップ生成：アルゴリズムと回路アーキテクチャ," STARCシンポジウム2013, (横浜), 2013年1月.
  53. 内田 大輔, 池辺 将之, 浅井 哲也, 本村 真人, 竹 康宏, 黒田 忠広, "複数位相型TDCを用いたCMOSイメージセンサ用 Single-Slope ADC," STARCシンポジウム2013, (横浜), 2013年1月.
  54. 久保 圭史, 池辺 将之, 雨宮 好仁, 佐野 栄一, "スタック構造による低電力CMOS論理回路," 電子情報通信学会ソサイエティ大会, (札幌), 2011年9月.
  55. 久保 圭史, 池辺 将之, 雨宮 好仁, 佐野 栄一, "カスコード構造によるCMOS論理回路の低電力化," 電子情報通信学会 集積回路研究会, (広島), 2011年7月.
  56. 池辺 将之, 泉妻 まり子, 関口 毅, 梅海 勝浩, 大住 勇治, "負帰還を用いたCMOSイメージセンサの蓄積容量制御," 電子情報通信学会 集積回路研究会, (豊橋), 2005年7月.
  57. 池辺 将之, 梅海 勝浩, 大住 勇治, "CMOSイメージセンサに適した低雑音・低振幅I/Fの検討," 電子情報通信学会総合大会, (大阪), 2005年3月.
  58. 池辺 将之, 樋口 拓也, 梅海 勝浩, 大住 勇治, 藤田 圭二郎, "CMOSイメージセンサに向けた低振幅・低雑音信号伝送方式の検討," 第8回システムLSIワークショップ, (北九州), 2004年11月.
  59. 池辺 将之, 加賀谷 亮, 梅海 勝浩, 樋口 拓也, 大住 勇治, "CMOSイメージセンサの広ダイナミックレンジ化とその適正制御," 映像情報メディア学会 情報センシング研究会, (東京), 2004年10月.
  60. 池辺 将之, 長谷川 英機, 大住 勇治, 西垣 嘉博, 金高 達也, "CMOSイメージセンサに適した広ダイナミックレンジ化手法の検討," 電子情報通信学会 集積回路研究会, (豊橋), 2004年7月.
  61. 加賀谷 亮, 池辺 将之, 浅井 哲也, 雨宮 好仁, 大住 勇治, 金高 達也, "バラツキ補償リセットのCMOSイメージセンサ回路," 電子情報通信学会総合大会, (東京), 2004年3月.
  62. 加賀谷 亮, 金澤 雄亮, 浅井 哲也, 雨宮 好仁, 池辺 将之, 大住 勇治, 金高 達也, "CMOSイメージセンサに適した機能的リセット方式," 第7回システムLSIワークショップ, (北九州), 2003年11月.
  63. 池辺 将之, 大住 勇治, 浅井 哲也, 雨宮 好仁, "CMOSイメージセンサに適した機能的リセット方式の検討," 電子情報通信学会 集積回路研究会, (豊橋), 2003年9月.
  64. 砂山 辰彦, 池辺 将之, 浅井 哲也, 雨宮 好仁, "νMOS画像処理システムによる移動物体の検出," 電子情報通信学会総合大会, (広島), 2000年3月.
  65. 砂山 辰彦, 池辺 将之, 雨宮 好仁, "Difference-of-Gaussian処理を行うνMOSセルオートマトン回路," 電子情報通信学会ソサイエティ大会, (船橋), 1999年9月.
  66. 池辺 将之, 黄 志雄, 雨宮 好仁, 本間 久仁彦, "νMOSセルオートマトン回路の低電力設計," 電子情報通信学会総合大会, C-12-50, (東京), 1999年3月.
  67. 池辺 将之, 呉 南健, 雨宮 好仁, "νMOSセルオートマトンを用いたカオス暗号処理回路," 電子情報通信学会ソサイエティ大会, C-12-37, (山梨), 1998年9月.
  68. 池辺 将之, 呉 南健, 雨宮 好仁, "νMOSセルオートマトンによるカオス暗号処理回路," 電子情報通信学会総合大会, C-12-71, (平塚), 1998年3月.
  69. 本間 久仁彦, 朝日 昇, 池辺 将之, 雨宮 好仁, "単電子セルオートマトン回路," 電子情報通信学会ソサイエティ大会, 1997年10月.
  70. 池辺 将之, 本間 久仁彦, 赤澤 正道, 雨宮 好仁, "νMOSセルオートマトン回路の低電力設計," 電子情報通信学会ソサイエティ大会, C-12-51, (東京), 1997年9月.
  71. 本間 久仁彦, 朝日 昇, 池辺 将之, 雨宮 好仁, "画像処理用単電子セルオートマトン回路の設計," 電子情報通信学会 電子デバイス研究会, ED76-104, 1997年7月.
  72. 池辺 将之, 雨宮 好仁, "任意テンプレート処理を行うセルオートマトン回路," 電子情報通信学会総合大会, C-12-54, (大阪), 1997年3月.
  73. 池辺 将之, 浅野 琢磨, 雨宮 好仁, "多入力に適した多数決回路の歩留まり予測," 電気学会北海道支部大会, 330, (札幌), 1996年10月.
  74. 池辺 将之, 浅野 琢磨, 雨宮 好仁, "νMOS多入力多数決回路の歩留まり予測," 電子情報通信学会ソサイエティ大会, C-528, (金沢), 1996年9月.
  75. 池辺 将之, 浅野 琢磨, 雨宮 好仁, "多入力多数決回路の歩留まり予測," 電子情報通信学会 集積回路研究会, ICD-96-131, (九州), 1996年9月.
  76. 池辺 将之, 雨宮 好仁, "セルオートマトン用の単電子しきい論理回路−νSETの提案−," 応用物理学会秋季大会, 9p-B-16, (九州), 1996年9月.
  77. 池辺 将之, 雨宮 好仁, "図形の細線化・縮退処理を行うセルオートマトン回路," 電子情報通信学会総合大会, C-578, (東京), 1996年3月.
  78. 池辺 将之, 浅野 琢磨, 亀石 浩司, 雨宮 好仁, "多入力に適した多数決回路," 電気学会北海道支部大会, 324, (札幌), 1995年11月.
  79. 池辺 将之, 浅野 琢磨, 亀石 浩司, 雨宮 好仁, "νMOSによる多入力多数決回路," 電子情報通信学会ソサイエティ大会, C-496, (東京), 1995年9月.
  80. 池辺 将之, 亀石 浩司, 雨宮 好仁, "νMOSセルオートマトンによる図形細線化回路," 電子情報通信学会 集積回路研究会, ICD-95-9, (新潟), 1995年6月.
  81. 池辺 将之, 亀石 浩司, 雨宮 好仁, "νMOSセルオートマトンによる輪郭抽出," 電子情報通信学会総合大会, C-635, (九州), 1995年3月.

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