本研究は、時系列データを扱う機械学習モデルとして近年注目されているReservoir Computingのハードウェアーキテクチャに関するものである。本研究では大きく2つの目的のもと進行した。1つ目は、Reservoir Computingをより実応用に近づけるという目的である。従来のリザバーネットワーク(Echo State Network)に時分割多重方式を取り入れ、ネットワークを小型化したモデルを考案しFPGAアーキテクチャを構築した。さらに学習器との統合やセンサーアプリケーションの創出を試みた。2つ目は、Reservoir Computing用高速オンライン学習器の実装である。ある特定の機械の異常検知には1𝜇sの分解能が必要であることから本研究では、1学習サイクルあたり1𝜇s以下を実現する高速オンライン学習器の実装を試みた。学習アルゴリズムはFORCE学習とし、バッファリングや並列アーキテクチャ、データフローによる転置演算の省略などのアプローチを行うことで1学習サイクルあたり0.96𝜇sの学習を実現し、従来の学習器より数千倍高速に学習可能なFORCE学習FPGAアーキテクチャを構築した。
学術論文
Yoshida K., Akai-Kasaya M., and Asai T., "A 1-Msps 500-node FORCE learning accelerator for reservoir computing," Journal of Signal Processing, vol. 26, no. 4, pp. 103-106 (2022).
Yoshida K., Asai T., and Motomura M., "A subthreshold memory cell utilizing nonlinear characteristics of positive-feedback operational transconductance amplifier," Proceedings of the 2011 Kyoto Workshop on NOLTA, p. 15, Kyoto University, Kyoto, Japan (Nov. 30, 2011).
