卒業生とその進路

非単調CDMAニューラルネットを用いた連想記憶イメージセンサ


金澤 雄亮

2003 年度 卒 /修士(工学)

修士論文の概要

本研究は、連想記憶ニューラルネットをイメージセンサに組込んだ、連想記憶を行うイメージセンサに関するものである。

近年、イメージセンサが得た情報を実時間で処理する技術に対する要求が高まっている。センサが得た情報を後段のプロセッサで逐次的に処理するようなシステムでは、画素数の増加に応じて画像の処理にかかる時間が増加するためである。この問題を解決するために、画素毎に並列処理回路を設けた「ビジョンチップ」が開発されてきた。これまではビジョンチップの開発において、初期視覚機能(ノイズ除去、 輪郭抽出、 動き検出など)を有するビジョンチップの開発が主流であった(高い機能を持たせると、画素回路の面積が増加してチップの集積度が下がるため)。しかし、さほど高い解像度が必要ない場合や、集積度よりも機能が重要である場合は、チップサイズを犠牲にしてビジョンチップに高い機能を持たすことができる。例えば、認知・判断などの高次視覚機能をビジョンチップに搭載できれば、その応用範囲は計り知れない。本研究では、生体が行う高次視覚処理の中で応用上最も有用であると考えられる「連想記憶」の機能を有するイメージセンサの構成法を提案する。

連想記憶とは、与えられた(入力された)情報を手がかりにして、入力情報に最も近い情報を記憶の中から想起する処理である。連想記憶の手段として、最近傍法やニューラルネットを使った方法が挙げられる。最近傍法とは、入力パターンと記憶しているすべてのパターン間の距離を計算し、最も距離の小さいパターンを認識結果とする方法である。この方法は、パターン間の距離を逐次的に計算、 またすべての記憶パターンに対して距離を計算する必要があるため、画素数が増加すると想起に時間がかかる。これに対して、Hopfieldの連想記憶ニューラルネットワークは、ハードウェア化した場合、各ニューロンが並列に想起処理を行うため、想起時間がニューロン数にあまり依存しない。よって、本研究では連想記憶の手段として、Hopfieldネットワークを用いることにする。

Hopfieldネットをビジョンチップに組込むためには、以下の問題を解決する必要がある;

  • 問題(1):ネットワークの結合配線部がチップ面の殆どすべてを占有するため、画素回路(=ニューロン回路)を2次元状に配置することが難しい
  • 問題(2):Hopfieldネットの記憶容量はさほど高くないため(N個のニューロンが記憶できるパターンの数は、0.1 N程度)、応用の範囲が限られる
本研究では、「有線CDMA方式」と「高い記憶容量を持つHopfieldネットワーク」を導入することで、上記問題の改善を図る。

まず、上記問題(1)の解決法を模索した。Hopfieldネットとイメージセンサを組合せて連想記憶を行うためには、イメージセンサの各々の画素の周辺にニューロンを設けて、光センサとニューロンの対をチップ上に敷き詰めればよい。しかし、Hopfieldネットは各ニューロンが自分以外の全てのニューロンと結合している「相互結合ネットワーク」である。そのため、これを集積回路化すると結合配線が複雑になり、ニューロンをセンサとともに2次元配置することが難しい。そこで、ニューロンの出力を多重化して結合配線の複雑度を下げることを試みる。具体的には、すべてのニューロンに共通な配線(バス)をチップ上に敷く。それぞれのニューロンが自身の出力を変調してバスに出力すると同時に、そのバスから必要なニューロンの出力のみを取り出すようにする。ここでは、回路出力を多重化し配線の複雑度を減らす技術として注目されている「有線CDMA方式」を導入する。

次いで、上記問題(2)についての解決法を探った。Hopfieldネットにおいて、ニューロンの伝達関数に、従来のシグモイド型の関数ではなく非単調関数を用いると、ネットワークの想起能力が向上することが知られている。ネットワークの記憶容量は約3倍(N個のニューロンが記憶できるパターン数は、0.4 N程度)になり、さらに、ネットワークは偽記憶(間違ったパターンの想起)の抑制、 超想起相(ニューロンの入力ノイズが消える完全な記憶想起)の出現等の性質を持つ。この「非単調Hopfieldネット」を用いることで、想起能力の改善を図る。

つまり本研究では、設定した問題(1), (2)を解決するため、非単調Hopfieldネットの出力を有線CDMAにより多重化した「非単調CDMA Hopfieldネットワーク」を提案する。

このネットワークをイメージセイメージセンサに組込むことで、高い記憶想起能力を持つ連想記憶イメージセンサの実現を目指す。センサの画素(ニューロン)回路は、(a) CDMA通信のための変調回路、 (b) 復調回路、 (c) 非単調ニューロン回路、 (d) ニューロン間の結合重みを記憶する回路、 (e) 受光回路からなる。集積度の向上を目指して、回路のほとんどをアナログで構成した [CDMA通信用回路 (a)、 (b) に必要な乱数発生器を除く] 。それぞれの画素回路は共通配線を介して結合している。本研究では、コモンモードノイズをキャンセルするために、回路を差動で構成した。つまり、ニューロン間を結合する共通バスを2本設け、バス間の電位差が情報を表すようにする。これに伴い、画素回路の各要素も差動回路で構成した(受光回路を除く)。

さらに本研究では、提案するイメージセンサの連想記憶シミュレーションを行い、そのパフォーマンスを示す。ここででは、(i) 理想状態での非単調CDMA Hopfieldネットの想起能力、 (ii) 回路中のノイズがある場合の非単調CDMA Hopfieldネットの想起能力、 (iii) CDMA部分の復調エラーがネットワークに与える影響について調べた。シミュレーション(i)から、非単調CDMA Hopfieldネットがシグモイド型の伝達関数を持つCDMA Hopfieldネットに比べて高い記憶容量(N個のニューロンが記憶できるパターン数は、0.3 N程度)を持つことがわかった。またシミュレーション(i)から、回路中の素子特性にばらつきがある場合想起能力が劣化することがわかった。しかし、素子特性のばらつきによるノイズがある場合でも非単調CDMA Hopfieldネットがシグモイド型のCDMA Hopfieldネットに比べて高い記憶容量を持つことがわかった。さらに、シミュレーション(iii)では、非単調CDMA Hopfieldネットにおいて超想起相が出現するかどうかを確かめた。結果から、超想起相の存在は確認できなかった。これは、CDMA部分の復調エラーによるノイズが存在するためである(超想起相はノイズに対して構造不安定である)。超想起相の消失は別にして、非単調CDMA Hopfieldネットが持つ高い想起能力は、連想記憶イメージセンサを開発する上で有用である。

以上をまとめる。 本研究は、連想記憶ニューラルネットをイメージセンサに組込んだ、連想記憶を行うイメージセンサに関するものである。このセンサを実現するためには; (1) ネットワークの結合配線部がチップ面の殆どすべてを占有するため、画素回路を2次元状に配置することが難しい、 (2) Hopfieldネットの記憶容量はさほど高くないため応用の範囲が限られる、という問題があった。それを解決するため、問題(1)に対しては「CDMA方式によるニューロン出力の多重化」、 問題(2)に対しては「非単調Hopfieldネットの導入」を行った。この二つを導入した「非単調CDMA Hopfieldネット」を用いてイメージセンサを構成することを提案した。さらに、これを差動アナログ回路を用いて回路化した。このネットワークの有用性(とくに上記の問題(2)に対する有用性)を示すため、シミュレーションを行った。結果から、非単調CDMA Hopfieldネットは高い記憶容量を持つことがわかり、このネットワークの有用性が示された。

学術論文

  1. Asai T., Kanazawa Y., Hirose T., and Amemiya Y., "Analog reaction-diffusion chip imitating the Belousov-Zhabotinsky reaction with hardware Oregonator model," International Journal of Unconventional Computing, vol. 1, no. 2, pp. 123-147 (2005).
  2. Kanazawa Y., Asai T., Hirose T., and Amemiya Y., "A MOS circuit for bursting neural oscillators with excitable Oregonators," IEICE Electronics Express, vol. 1, no. 4, pp. 73-76 (2004).
  3. 金澤 雄亮, 浅井 哲也, 雨宮 好仁, "非単調CDMAニューラルネットを用いた連想記憶イメージセンサの数値的考察," 映像情報メディア学会誌, vol. 58, no. 3, pp. 396-408 (2004).
  4. Kanazawa Y., Asai T., Ikebe M., and Amemiya Y., "A novel CMOS circuit for depressing synapse and its application to contrast-invariant pattern classification and synchrony detection," International Journal of Robotics and Automation, vol. 19, no. 4, pp. 206-212 (2004).
  5. Asai T., Kanazawa Y., and Amemiya Y., "A subthreshold MOS neuron circuit based on the Volterra system," IEEE Transactions on Neural Networks, vol. 14, no. 5, pp. 1308-1312 (2003).
  6. Kanazawa Y., Asai T., and Amemiya Y., "Basic circuit design of a neural processor: analog CMOS implementation of spiking neurons and dynamic synapses," Journal of Robotics and Mechatronics, vol. 15, no. 2, pp. 208-218 (2003).

国際会議

  1. Asai T., Kanazawa Y., Hirose T., and Amemiya Y., "A MOS circuit for depressing synapse and its application to contrast-invariant pattern classification and synchrony detection," Proceedings of the 2004 International Joint Conference on Neural Networks , W107, Budapest, Hungary (Jul. 25-29, 2004).
  2. Asai T., Kanazawa Y., Ikebe M., and Amemiya Y., "A MOS circuit for the Lotka-Volterra chaotic oscillator," Proceedings of the 12th International IEEE Workshop on Nonlinear Dynamics of Electronic Systems, pp. 71-74, Evora, Portugal (May 9-13, 2004).
  3. Asai T., Kanazawa Y., Ikebe M., and Amemiya Y., "A Neuromorphic CMOS Family and its Application," International Symposium on Bio-Inspired Systems, P8-5, Kitakyushu, Japan (Mar. 7-9, 2004).
  4. Oya T., Kanazawa Y., Takahasi Y., Asai T., and Amemiya Y., "Single-electron device imitating reaction-diffusion systems," 6th International Conference on New Phenomena in Mesoscopic Systems and 4th International Conference on Surfaces and Interfaces in Mesoscopic Devices, P2.27, Hawaii, U.S.A. (Nov. 30-Dec. 5, 2003).
  5. Kanazawa Y., Asai T., and Amemiya Y., "A hardware depressing synapse and its application to contrast-invariant pattern recognition," The Society of Instrument and Control Engineers (SICE) Annual Conference 2003, TAI-11-2, Fukui, Japan (Aug. 4-6, 2003).
  6. Kanazawa Y., Asai T., and Amemiya Y., "An analog CMOS circuit emulating the Belousov-Zhabotinsky reaction," Proceedings of the 11th International IEEE Workshop on Nonlinear Dynamics of Electronic Systems, pp. 117-120, Scuol, Switzerland (May 18-21, 2003).
  7. Kanazawa Y., Yamada T., Asai T., and Amemiya Y., "Wireless synaptic / neuro devices based on interactions of local electric-fields and CDMA communication technology," 2002 IEEE International Conference on Systems, Man and Cybernetics, WA1P3, Hammamet, Tunisia (Oct. 6-9, 2002).

受賞

  1. 加賀谷 亮, 金澤 雄亮, 浅井 哲也, 雨宮 好仁, 池辺 将之, 大住 勇治, 金高 達也, "バラツキ補償リセット方式のCMOSイメージセンサ," 第6回LSI IPデザイン・アワード - 開発奨励賞, 2004年5月.

国内学会

  1. 松原 裕, 金澤 雄亮, 浅井 哲也, 雨宮 好仁, "反応拡散セルオートマトンLSIの設計と計算幾何学への応用〜ボロノイ図と細線化," 電子情報通信学会 非線形問題研究会, (東京), 2004年3月.
  2. 浅井 哲也, 金澤 雄亮, 雨宮 好仁, "生体様CMOSファミリーの開発と現状〜スパイクニューロン・減衰シナプスのLSI化と応用," 電子情報通信学会総合大会シンポジウム講演(新概念VLSI -先進アーキテクチャ, 新回路・デバイス技術-), (東京), 2004年3月.
  3. 加賀谷 亮, 金澤 雄亮, 浅井 哲也, 雨宮 好仁, 池辺 将之, 大住 勇治, 金高 達也, "CMOSイメージセンサに適した機能的リセット方式," 第7回システムLSIワークショップ, (北九州), 2003年11月.
  4. 金澤 雄亮, 浅井 哲也, 雨宮 好仁, "減衰シナプスのハードウェア化とパターン認識への応用," 日本神経回路学会第13回全国大会, (東京), 2003年9月.
  5. 金澤 雄亮, 浅井 哲也, 雨宮 好仁, "フリーソフトで構築するVLSI設計環境とVDEC-MOSISチップ共同試作プロジェクト," 平成15年度VDECデザイナーズフォーラム, (北海道石狩郡), 2003年8月.
  6. 金澤 雄亮, 浅井 哲也, 雨宮 好仁, "減衰シナプスを用いた適応型スパイクニューラルネットのアナログCMOS回路化," 電子情報通信学会 ニューロコンピューティング研究会, (玉川), 2003年3月.
  7. 神谷 泰史, 金澤 雄亮, 浅井 哲也, 雨宮 好仁, "サブスレッショルド領域で動作するアナログCMOS回路によるカオス発生器," 電子情報通信学会総合大会, (仙台), 2003年3月.
  8. 金澤 雄亮, 浅井 哲也, 雨宮 好仁, "CDMA方式を使ったホップフィールドネット集積アーキテクチャ," 日本神経回路学会第12回全国大会, (鳥取), 2002年9月.
  9. 浅井 哲也, 金澤 雄亮, 大黒 高寛, 雨宮 好仁, "スパイクタイミングに基づく脳型競合プロセッサの試作と評価," ロボティクス・メカトロニクス講演会2002, (島根), 2002年6月.
  10. 金澤 雄亮, 山田 崇史, 浅井 哲也, 雨宮 好仁, "近接電場作用およびCDMA通信方式に基づく無線シナプス/ニューロデバイス ," 電子情報通信学会 ニューロコンピューティング研究会, NC2002-173, (玉川), 2002年3月.