北海道大学 大学院情報科学研究院

卒業生とその進路

ソフトウェアの価値をハードウェアの世界へ


本村 真人

2019 年度 東京工業大学へ異動 ／教授

研究の概要

モバイル機器や環境に埋め込まれたセンサなどの低電力化／高速な情報処理の実現、およびビッグデータを扱うクラウドコンピューティングにおける高速・低電力な情報処理を実現するためには、SoH（システムオンハードウェア）の技術が今後ますます重要になります。そこで、回路設計技術を足場として、ハードウェアとソフトウェアの境界領域（技術的にもホットな領域）において、それら領域を横断する以下のようなSoHの研究開発を進めています：

●極低電力・高性能プロセッサアーキテクチャ
バッテリーレスで半永久的にセンス情報を発信し続ける次世代の超小型知能センサに向けて、低電力性と高性能とを両立したプロセッサのアーキテクチャを研究しています。演算器間で直接データを受け渡すことで、従来型プロセッサから無駄な動作を省いて演算効率を上げる「連鎖型データパスプロセッサ」や、次世代の不揮発メモリをプロセッサ内で活用するアーキテクチャの研究を進めています（ルネサスと連携）。

●反射型情報処理アーキテクチャ
多数のセンサから送られてくる大量のストリームデータを一手に裁くクラウド側では、瞬時にデータを判別・分類・加工する「反射的」な情報処理が求められています。ところが、従来型CPUのベースとなっているノイマン型アーキテクチャは、より深い情報処理を想定して過去に発想されたものであるため、このような新しいニーズにはあまりマッチしていません。そこで、ハードウェア構成を自在に切替えられる「リコンフィギュラブルハードウェア技術」をベースとして、近未来に相応しい新しい「反射型情報処理アーキテクチャ」とそのシステム適用にチャレンジしています。

●3次元集積化アーキテクチャ
近年、LSIの集積度を更に高める三次元集積技術（LSIを縦積みすること）が注目されています。そこで、世界最先端の三次元集積技術を有する慶應大学と連携して、三次元化効果を最大限に引き出すことを目指したLSIアーキテクチャとその利用技術の研究を進めています。具体的には、(1)イメージセンサとイメージプロセッサを三次元集積化して従来にない高速撮影・高速イメージ処理を実現するイメージングシステム（知能システム研と連携、STARC共同研究）や、(2)ロジックアレイLSIを縦積みすることで大規模な三次元ロジックアレイを実現する技術などです。

●柔らかいハードウェアアーキテクチャ
今後の情報処理技術は、ソフトウェアとハードウェアがより融合する方向に進化していき、普通のプログラマが高位言語を使ってハードウェアを直接プログラムしたり、巨大なプログラムがハードウェア上で直接実行するようになっていくと考えています。このような時代に向けて、画像処理（ノイズ除去フィルタ等）やストリームデータ処理を題材として、ハードウェア向きの処理アルゴリズム、ハードウェアプログラム実行方式、ハードウェアアーキテクチャの研究を進めています（NECと連携）。

学術論文

  1. Yan J., Ando K., Yu J., and Motomura M., "TT-MLP: Tensor Train Decomposition on Deep MLPs," IEEE Access, vol. 11, pp. 10398-10411 (2023).
  2. Jimbo S., Okonogi D., Ando K., Chu T.V., Yu J., Motomura M., and Kawamura K., "A Hybrid Integer Encoding Method for Obtaining High-quality Solutions of Quadratic Knapsack Problems on Solid-state Annealers," IEICE Transactions on Information and Systems, vol. E105-D, no. 12, pp. 2019-2031 (2022).
  3. Ou Y., Ambalathankandy P., Ikebe M., Takamaeda-Yamazaki S., Motomura M., and Asai T., "Real-time tone mapping: a survey and cross-implementation hardware benchmark," IEEE Transactions on Circuits and Systems for Video Technology, vol. 32, no. 5, pp. 2666-2686 (2022).
  4. Suzuki J., Kaneko T., Ando K., Hirose K., Kawamura K., Chu T.V., Motomura M., and Yu J., "ProgressiveNN: Achieving Computational Scalability with Dynamic Bit-Precision Adjustment by MSB-first Accumulative Computation," International Journal of Networking and Computing, vol. 11, no. 2, pp. 338-353 (2021).
  5. Yamamoto K., Kawamura K., Ando K., Mertig N., Takemoto T., Yamaoka M., Teramoto H., Sakai A., Takamaeda-Yamazaki S., and Motomura M., "STATICA: A 512-Spin 0.25M-Weight Annealing Processor With an All-Spin-Updates-at-Once Architecture for Combinatorial Optimization With Complete Spin–Spin Interactions," IEEE Journal of Solid-State Circuits, vol. 56, no. 1, pp. 165-178 (2020).
  6. Hirayama Y., Asai T., Motomura M., and Takamaeda-Yamazaki S., "A hardware-efficient weight sampling circuit for Bayesian neural networks," International Journal of Networking and Computing, vol. 10, no. 2, pp. 84-93 (2020).
  7. （招待論文）本村 真人, 高前田 伸也, 植吉 晃大, 安藤 洸太, 廣瀨 一俊, "深層ニューラルネットワーク向けプロセッサ技術の実例と展望," 電子情報通信学会論文誌C, vol. J103-C, no. 5, pp. 288-297 (2020).
  8. Ando K., Ueyoshi K., Oba Y., Hirose K., Uematsu R., Kudo T., Ikebe M., Asai T., Takamaeda-Yamazaki S., and Motomura M., "Dither NN: hardware/algorithm co-design for accurate quantized neural networks," IEICE Transactions on Information and Systems, vol. E102, pp. 2341-2353 (2019).
  9. Yamamoto K., Ikebe M., Asai T., Motomura M., and Takamaeda-Yamazaki S., "FPGA-based annealing processor with time-division multiplexing," IEICE Transactions on Information and Systems, vol. E102-D, no. 12, pp. 2295-2305 (2019).
  10. Kaneko T., Orimo K., Hida I., Takamaeda-Yamazaki S., Ikebe M., Motomura M., and Asai T., "A study on a low power optimization algorithm for an edge-AI Device," Nonlinear Theory and Its Applications, vol. E10-N, no. 4, pp. 373-389 (2019).
  11. Kaneko T., Ikebe M., Takamaeda-Yamazaki S., Motomura M., and Asai T., "Hardware-oriented algorithm and architecture for generative adversarial networks," Journal of Signal Processing, vol. 23, no. 4, pp. 151-154 (2019).
  12. Ueyoshi K., Ando K., Hirose K., Takamaeda-Yamazaki S., Hamada M., Kuroda T., and Motomura M., "QUEST: Multi-purpose log-quantized DNN inference engine stacked on 96-MB 3-D SRAM using inductive coupling technology in 40-nm CMOS," IEEE Journal of Solid-State Circuits, vol. 54, no. 1, pp. 186-196 (2019).
  13. Hirose K., Uematsu R., Ando K., Ueyoshi K., Ikebe M., Asai T., Motomura M., and Takamaeda-Yamazaki S., "Quantization error-based regularization for hardware-aware neural network training," Nonlinear Theory and Its Applications, vol. E9-N, no. 4, pp. 453-465 (2018).
  14. Ambalathankandy P., Takamaeda-Yamazaki S., Motomura M., Asai T., Ikebe M., and Kusano H., "Real-time HDTV to 4K and 8K-UHD conversions using anti-aliasing based super resolution algorithm on FPGA," Microprocessors and Microsystems, vol. 61, pp. 21-31 (2018).
  15. Ando K., Ueyoshi K., Orimo K., Yonekawa H., Sato S., Nakahara H., Takamaeda-Yamazaki S., Ikebe M., Asai T., Kuroda T., and Motomura M., "BRein memory: a single-chip binary/ternary reconfigurable in-memory deep neural network accelerator achieving 1.4TOPS at 0.6W," IEEE Journal of Solid-State Circuits, vol. 53, no. 4, pp. 983-994 (2018).
  16. Tanibata A., Schmid A., Takamaeda-Yamazaki S., Ikebe M., Motomura M., and Asai T., "Proto-computing architecture over a digital medium aiming at real-time video processing," Complexity, vol. 2018, 3618621 (2018).
  17. Tsuji T., Ikebe M., Takamaeda-Yamazaki S., Motomura M., and Asai T., "6-DoF camera position and posture estimation based on local patches of image sequence," Journal of Signal Processing, vol. 21, no. 4, pp. 191-194 (2017).
  18. Ando K., Takamaeda-Yamazaki S., Ikebe M., Asai T., and Motomura M., "A multithreaded CGRA for convolutional neural network processing," Circuits and Systems, vol. 8, no. 6, pp. 149-170 (2017).
  19. Hida I., Takamaeda-Yamazaki S., Ikebe M., Motomura M., and Asai T., "An energy-efficient dynamic branch predictor with a two-clock-cycle naive Bayes classifier for pipelined RISC microprocessors," Nonlinear Theory and Its Applications, vol. E8-N, no. 3, pp. 235-245 (2017).
  20. Hida I., Takamaeda-Yamazaki S., Ikebe M., Motomura M., and Asai T., "A high performance and energy efficient microprocessor with a novel restricted dynamically reconfigurable accelerator," Circuits and Systems, vol. 8, no. 5, pp. 134-147 (2017).
  21. Marukame T., Ueyoshi K., Asai T., Motomura M., Schmid A., Suzuki M., Higashi Y., and Mitani Y., "Error tolerance analysis of deep learning hardware using restricted Boltzmann machine towards low-power memory implementation," IEEE Transactions on Circuits and Systems II, vol. 64, no. 4, pp. 462-466 (2017).
  22. Yamamoto K., Ikebe M., Asai T., and Motomura M., "FPGA-based stream processing for frequent itemset mining with incremental multiple hashes," Circuits and Systems, vol. 7, no. 10, pp. 3299-3309 (2016).
  23. Ueyoshi K., Marukame T., Asai T., Motomura M., and Schmid A., "FPGA implementation of a scalable and highly parallel architecture for restricted Boltzmann machines," Circuits and Systems, vol. 7, no. 9, pp. 2132-2141 (2016).
  24. Ueyoshi K., Marukame T., Asai T., Motomura M., and Schmid A., "Robustness of hardware-oriented restricted Boltzmann machines in deep belief networks for reliable processing," Nonlinear Theory and Its Applications, vol. E7-N, no. 3, pp. 395-406 (2016).
  25. Ushida M., Schmid A., Asai T., Ishimura K., and Motomura M., "Motion vector estimation of textureless objects exploiting reaction-diffusion cellular automata," International Journal of Unconventional Computing, vol. 12, no. 2-3, pp. 169-187 (2016).
  26. Ishimura K., Schmid A., Asai T., and Motomura M., "Stochastic resonance induced by internal noise in a unidirectional network of excitable FitzHugh-Nagumo neurons," Nonlinear Theory and Its Applications, vol. 7, no. 2, pp. 164-175 (2016).
  27. Ikebe M., Uchida D., Take Y., Someya M., Chikuda S., Matsuyama K., Asai T., Kuroda T., and Motomura M., "3D stacked imager featuring inductive coupling channels for high speed/low-noise image transfer," ITE Transactions on Media Technology and Applications, vol. 4, no. 2, pp. 142-148 (2016).
  28. El-Sankary K., Asai T., Kuroda T., and Motomura M., "Crosstalk rejection in 3D-stacked inter-chip communication with blind source separation," IEEE Transactions on Circuits and Systems II, vol. 62, no. 8, pp. 726-730 (2015).
  29. Ishimura K., Komuro K., Schmid A., Asai T., and Motomura M., "FPGA implementation of hardware-oriented reaction-diffusion cellular automata models," Nonlinear Theory and Its Applications, vol. 6, no. 2, pp. 252-262 (2015).
  30. Hsu L.-C., Motomura M., Take Y., and Kuroda T., "Through chip interface based three-dimensional FPGA architecture exploration," IEICE Transactions on Electronics, vol. E98-C, no. 4, pp. 288-297 (2015).
  31. Fukuda E.S., Inoue H., Takenaka T., Kim D., Sadahisa T., Asai T., and Motomura M., "Enhancing memcached by caching its data and functionalities at network interface," IPSJ Journal, vol. 56, no. 3, pp. 143-152 (2015).
  32. Kim D., Hida I., Fukuda E.S., Asai T., and Motomura M., "Reducing power and energy consumption of nonvolatile microcontrollers with transparent on-chip instruction cache," Circuits and Systems, vol. 5, no. 11, pp. 253-264 (2014).
  33. Gonzalez-Carabarin L., Asai T., and Motomura M., "Application of nonlinear systems for designing low-power logic gates based on stochastic resonance," Nonlinear Theory and Its Applications, vol. 5, no. 4, pp. 445-455 (2014).
  34. Ishimura K., Komuro K., Schmid A., Asai T., and Motomura M., "Image steganography based on reaction diffusion models toward hardware implementation," Nonlinear Theory and Its Applications, vol. 5, no. 4, pp. 456-465 (2014).
  35. Mori M., Itou T., Ikebe M., Asai T., Kuroda T., and Motomura M., "FPGA-based design for motion-vector estimation exploiting high-speed imaging and its application to motion classification with neural networks," Journal of Signal Processing, vol. 18, no. 4, pp. 165-168 (2014).
  36. Gonzalez-Carabarin L., Asai T., and Motomura M., "Low-power asynchronous digital pipeline based on mismatch-tolerant logic gates," IEICE Electronics Express, vol. 11, no. 15, pp. 20140632/1-9 (2014).
  37. Ishimura K., Asai T., and Motomura M., "Chaotic resonance in forced Chua's oscillators," Journal of Signal Processing, vol. 17, no. 6, pp. 231-238 (2013).
  38. Fukuda E.S., Kawashima H., Inoue H., Asai T., and Motomura M., "C-based design of window join for dynamically reconfigurable hardware," Journal of Computer Science and Engineering, vol. 20, no. 2, pp. 1-9 (2013).
  39. Sanada Y., Ohira T., Chikuda S., Igarashi M., Ikebe M., Asai T., and Motomura M., "FPGA implementation of single-image super resolution based on frame-bufferless box filtering," Journal of Signal Processing, vol. 17, no. 4, pp. 111-114 (2013).
  40. Inoue H., Takenaka T., and Motomura M., "C-based complex event processing on reconfigurable hardware," IEEE Transactions on Very Large Scale Integration Systems, vol. 21, no. 5, pp. 971-974 (2013).
  41. Gong X., Asai T., and Motomura M., "Excitable reaction-diffusion media with memristors," Journal of Signal Processing, vol. 16, no. 4, pp. 283-286 (2012).
  42. Matsuura M., Asai T., and Motomura M., "Noise-induced phase synchronization among simple digital counters," Journal of Signal Processing, vol. 16, no. 4, pp. 279-282 (2012).
  43. Gonzalez-Carabarin L., Asai T., and Motomura M., "Impact of noise on spike transmission through serially-connected electrical FitzHugh-Nagumo circuits with subthreshold and suprathreshold interconductances," Journal of Signal Processing, vol. 16, no. 6, pp. 503-509 (2012).
  44. Inoue H., Yamada J., Yoneda H., Togawa K., Motomura M., and Furuta K., "Test compression for dynamically reconfigurable processors," ACM Transactions on Reconfigurable Technology and Systems, vol. 4, no. 4, pp. 40:1-15 (2011).

書籍／チャプター

  1. 本村 真人, "新しいデバイス, アーキテクチャ," FPGAの原理と構成, 天野 英晴 編, Chapter 8, オーム社 (2016).
  2. Inoue H., Takenaka T., and Motomura M., "Hardware design for C-based complex event processing," Embedded Systems Design with FPGAs, Athanas P., Pnevmatikatos D., and Sklavos N., Eds., chapter 4, pp. 79-100, Springer Verlag (2012).

特許

  1. 本村 真人, "ニューラルネットワーク回路及びニューラルネットワーク集積回路," PCT/JP2017/018836 (2017年5月19日).
  2. 本村 真人, "ニューラルネットワーク回路及びニューラルネットワーク集積回路," 特願2016-223504 (2016年5月19日).
  3. 本村 真人, "ニューラルネットワーク回路及びニューラルネットワーク集積回路," 特願2016-222275 (2016年5月19日).

招待講演／セミナー

  1. Motomura M., "AI Computing: The Promised Land for Hardware?," Multimedia Workshop 2019, Shinagawa Prince Hotel, Tokyo, Japan (Mar. 28, 2019).
  2. 本村 真人, "2030年のリコンフィギュラブルシステム," Jacorn 2019, 水明館, 下呂, 日本 (Mar. 23, 2019).
  3. Motomura M., "Intelligence at the Edge: Frontiers for Energy-Efficient Hardware Architectures," Riken International Workshop on Neuromorphic Computing (R-WoNC’19), Kobe, Japan (Mar. 11, 2019).
  4. 本村 真人, "AIハードウェアの必要性と期待 ～ 世界的大競争の中で ～," AIチップ設計拠点設立記念シンポジウム, 東京大学, 東京, 日本 (Feb. 12, 2019).
  5. Motomura M., "Structure-Oriented Computing: Where Software Redefines Hardware Architecture," The 3rd Future Chips Forum, Tsinghua University, Beijing, China (Dec. 10, 2018).
  6. 本村 真人, "DNNアクセラレーション技術の現状と展望," 情報処理学会連続セミナー～人工知能時代のコンピューティング基盤, 一橋大学, 東京, 日本 (Nov. 27, 2018).
  7. 本村 真人, "人工知能アクセラレータの技術動向," 北楡会定例総会, 新宿ライオン会館, 東京, 日本 (Nov. 16, 2018).
  8. Motomura M., "Intelligence at the Edge: Frontiers for Energy-Efficient Hardware Architectures," International IoT Solid-State Circuits Workshop, National Nano Device Laboratories, Hshinchu, Taiwan (Nov. 9, 2018).
  9. 本村 真人, "AIコンピューティングがアーキテクチャにもたらすもの," NEDO TSC Foresightセミナー, イイノホール, 東京, 日本 (Oct. 31, 2018).
  10. 本村 真人, "「NEDO『革新的AIエッジコンピューティング技術の開発』の位置づけと狙い」, 革新的コンピューティング　～技術レイヤー横断の研究開発による新たな基盤技術の創出～," 情報科学技術フォーラム(FIT2018), 福岡工業大学, 福岡, 日本 (Sep. 21, 2018).
  11. 本村 真人, "「NEDO『革新的AIエッジコンピューティング技術の開発』の位置づけと狙い」, 革新的コンピューティング　～技術レイヤー横断の研究開発による新たな基盤技術の創出～," 情報科学技術フォーラム(FIT2018), 福岡工業大学, 福岡, 日本 (Sep. 21, 2018).
  12. Motomura M., "Hardware-Oriented Approaches for Accelerating “AI” Workloads," 2018 Symposium on VLSI Circuits, Short Course, Hilton Hawaiian Village, Hololulu, USA (Jun. 18, 2018).
  13. 本村 真人, "人工知能アクセラレータの技術動向," 第31回 回路とシステムのワークショップ, 北九州国際会議場, 北九州市, 日本 (May 18, 2018).
  14. 本村 真人, "Hardware-Algorithm Co-design for Efficient DNN Processing," NEC基幹技術フォーラム, NEC玉川事業場, 川崎市, 日本 (Feb. 6, 2018).
  15. 本村 真人, "AIハードウェアの動向とニューロモル フィックHW分野の一考察," NEDO第3回ニューロモルフィックコンピューティング勉強会, 産総研東京分室, 東京, 日本 (Jan. 17, 2018).
  16. Motomura M., "Trends toward Reconfigurable and in-Memory Processing Architectures for Deep Neural Networks," Future Chips 2017, Tsinghua University, Beijing, China (Dec. 20, 2017).
  17. 本村 真人, "知的情報処理時代を支える情報処理アーキテクチャの革新," 科学技術未来戦略ワークショップ「ドメインスペシフィックコンピューティング」, TKP市ヶ谷カンファレンスセンター, Tokyo, Japan (Nov. 29, 2017).
  18. 本村 真人, "革新的コンピュータによるSociety5.0を支えるコア技術の創出," 平成30年度戦略目標検討ワークショップ, 文部科学省, 東京, 日本 (Nov. 14, 2017).
  19. 本村 真人, "機械学習向けチップの動向," ISSCC2018記者会見, 経団連会館, Tokyo, Japan (Nov. 13, 2017).
  20. Motomura M., "Research Activity on Deep Neural Network Accelerators," Tsinghua University Workshop, Chinese Science Academy, Beijin, China (Oct. 31, 2017).
  21. Motomura M., "Trends toward Reconfigurable and in-Memory Processing Architectures for Deep Neural Networks," Chinese Academy of Science (CAS) Distinguished Lecture, CAS, Beijing, China (Oct. 30, 2017).
  22. Motomura M., "A Binary/Ternary Reconfigurable in-Memory Deep Neural Network Accelerator," CSAIL Seminor, MIT, Cambridge, USA (Aug. 9, 2017).
  23. Motomura M., "A Binary/Ternary Reconfigurable in-Memory Deep Neural Network Accelerator," SEAS Seminor, Harvard University, Cambridge, USA (Aug. 8, 2017).
  24. 本村 真人, "AI応用が導く情報処理ハードウェアの革新," Impactセミナー, 経団連会館, Tokyo, Japan (Jul. 12, 2017).
  25. 本村 真人, "AI応用が導く情報処理ハードウェアの革新," Impulseコンソーシアムセミナー, アキバプラザ, Tokyo, Japan (Jul. 12, 2017).
  26. 本村 真人, "AI応用が導く情報処理ハードウェアの革新," 先進不揮発性半導体応用展開勉強会, 経団連会館, 東京, 日本 (Jun. 30, 2017).
  27. 本村 真人, "AI応用が導く情報処理ハードウェアの革新," JST革新コンピューティングセミナー, JST, Tokyo, Japan (Apr. 26, 2017).
  28. 本村 真人, "AI応用が導く情報処理ハードウェアの革新," 学振165委員会「人工知能システムのコア技術と周辺技術」, University of Tokyo, Tokyo, Japan (Apr. 18, 2017).
  29. Motomura M., "Rise of deep neural network accelerators ," Workshop on Brain-inspired Hardware, AIST Tokyo waterfront Annex building, Tokyo, Japan (Mar. 30, 2017).
  30. 植吉 晃大, 高前田 伸也, 池辺 将之, 浅井 哲也, 本村 真人, "ハードウェアディープラーニングアクセラレータの研究動向," 2017年電子情報通信学会総合大会 シンポジウムセッション「神経回路ハードウェア研究の最前線」, Meijo University, Nagoya, Japan (Mar. 22, 2017).
  31. 本村 真人, "知的情報処理が導く情報処理ハードウェアの革新," JEITAデバイス技術分科会, JEITA, Tokyo, Japan (Mar. 8, 2017).
  32. 本村 真人, "AI応用がもたらすプロセッサLSIのゲームチェンジ," CRDSシンポジウム IoT/AI時代にむけたテクノロジー革新〜大変革時代の新機軸とは〜, Marunouchi Hall & Conference, Tokyo, Japan (Mar. 7, 2017).
  33. Ikebe M., Uchida D., Take Y., Asai T., Kuroda T., and Motomura M., "3D stacked image sensor featuring low noise inductive coupling channels," The 3rd International Workshop on Image Sensors and Imaging Systems, pp. 15-16, Tokyo Institute of Technology, Tokyo, Japan (Nov. 17-18, 2016).
  34. Motomura M., "AI and SoC," IEEE Asian Solid-State Circuits Conference 2016 (Panel Session), Toyama International Conference Center, Toyama, Japan (Nov. 8, 2016).
  35. Asai T., Ikebe M., and Motomura M., "Cognitive motion processing in imager/neural processor 3D stacked systems," The 5th Japan-Korea Joint Workshop on Complex Communication Sciences, Pukyong National University, Busan, Korea (Oct. 20-23, 2016).
  36. 本村 真人, "知的情報処理アクセラレータのアーキテクチャ技術," 2016年電子情報通信学会ソサイエティ大会 パネルセッション「超知能チップは実現できるか？」, AP-2-3, Hokkaido University, Sapporo, Japan (Sep. 20-23, 2016).
  37. 本村 真人, "知的情報処理を加速するハードウェア技術," STARCフォーラム2015, Shin Yokohama Hokusai Hotel, Yokohama, Japan (Nov. 27, 2015).
  38. 本村 真人, "ビッグデータ時代のリコンフィギュラブルハードウェア技術," 東北大学電気通信研究所 第三回ブレインウェア工学研究会, Tohoku University, Sendai, Japan (Dec. 3, 2014).
  39. 本村 真人, "ムーア則の終焉とビッグデータの勃興：RHW視点での一考察," JApan Consortium for the Reconfigurable-hardware Next generation (JACORN) 2014 次世代RHW創造研究会, Marukoma Onsen Ryokan, Chitose, Japan (Oct. 31-Nov. 1, 2014).
  40. 本村 真人, "2014 Symposium on VLSI Circuits採択論文に見る最新技術トレンド," LSIとシステムのワークショップ2014, Kitakyushu International Conference Center, Kokura, Japan (May 26-28, 2014).
  41. 福田 駿 エリック, 本村 真人, "ソフトウェア記述によるハードウェアストリーム処理," 2013年度筑波大学DB meets FPGAセミナー, University of Tsukuba, Tsukuba, Japan (Apr. 26, 2013).
  42. 福田 駿 エリック, 本村 真人, "C言語によるSTPエンジンへの適応型ストリーム処理システムの実装," 2013年度ルネサスエレクトロニクス リコンフィギュラブル技術セミナー, Renesas Electronics Corp., Kawasaki, Japan (Apr. 19, 2013).
  43. 本村 真人, 古田 浩一朗, 粟島 亨, 志田 靖斉, "[基調講演] 動的再構成プロセッサ（DRP）技術の現状と今後の展望," デザインガイア2012, VLD2012-87, Kyushu University, Fukuoka, Japan (Nov. 26-28, 2012).

国際会議

  1. Suzuki J., Yu J., Yasunaga M., Lopez Garcia-Arias A., Okoshi Y., Kumazawa S., Ando K., Kawamura K., Chu T.V., and Motomura M., "Pianissimo: A sub-mW class DNN accelerator with progressive bit-by-bit datapath architecture for adaptive inference at edge," 2023 IEEE Symposium on VLSI Technology and Circuits (VLSI Technology and Circuits), Rihga Royal Hotel Kyoto, Kyoto, Japan (Jun. 11-16, 2023).
  2. Kawamura K., Yu J., Okonogi D., Jimbo S., Inoue G., Hyodo A., Lopez Garcia-Arias A., Ando K., Fukushima-Kimura B.H., Yasudo R., Chu T.V., and Motomura M., "Amorphica: 4-replica 512 fully connected spin 336MHz metamorphic annealer with programmable optimization strategy and compressed-spin-transfer multi-chip extension," 2023 International Solid-State Circuits Conference (ISSCC 2023), San Francisco Marriott Marquis, San Francisco, US (Feb. 19-23, 2023).
  3. Okoshi Y., Lopez Garcia-Arias A., Hirose K., Ando K., Kawamura K., Chu T.V., Motomura M., and Yu J., "Multicoated Supermasks Enhance Hidden Networks," 39th International Conference on Machine Learning, Baltimore Convention Center, Baltimore, USA (Jul. 17-23, 2022).
  4. Hirose K., Yu J., Ando K., Okoshi Y., Lopez Garcia-Arias A., Suzuki J., Chu T.V., Kawamura K., and Motomura M., "Hiddenite: 4K-PE Hidden Network Inference 4D-Tensor Engine Exploiting On-Chip Model Construction Achieving 34.8-to-16.0TOPS/W for CIFAR-100 and ImageNet," 2022 International Solid-State Circuits Conference (ISSCC 2022), Online, San Francisco, USA (Mar. 20-24, 2022).
  5. Ando K., Yu J., Hirose M., Nakahara H., Kawamura K., Chu T.V., and Motomura M., "Edge Inference Engine for Deep & Random Sparse Neural Networks with 4-bit Cartesian-Product MAC Array and Pipelined Activation Aligner," 2021 IEEE Hot Chips 33 Symposium, Online, Palo Alto, USA (Aug. 22-24, 2021).
  6. Shiba K., Omori T., Ueyoshi K., Ando K., Hirose K., Takamaeda-Yamazaki S., Motomura M., Hamada M., and Kuroda T., "A 3D-Stacked SRAM using Inductive Coupling with Low-Voltage Transmitter and 12:1 SerDes," 2020 IEEE International Symposium on Circuits and Systems (ISCAS), Online, Seville, Spain (Oct. 10-21, 2020).
  7. Suzuki J., Ando K., Hirose K., Kawamura K., Chu T.V., Motomura M., and Yu J., "ProgressiveNN: Achieving Computational Scalability without Network Alteration by MSB-first Accumulative Computation," 2020 Eighth International Symposium on Computing and Networking (CANDAR), Online, Naha, Japan (Sep. 24-27, 2020).
  8. Yamamoto K., Ando K., Mertig N., Takemoto T., Yamaoka M., Teramoto H., Sakai A., Takamaeda-Yamazaki S., and Motomura M., "STATICA: A 512-spin 0.25M-weight full-digital annealing processor with a near-memory all-spin-updates-at-once architecture for combinatorial optimization with complete spin-spin interactions," 2020 International Solid-State Circuits Conference (ISSCC 2020), San Francisco Marriott Marquis, San Francisco, USA (Feb. 16-20, 2020).
  9. Ambalathankandy P., Ou Y., Kochiyil J., Takamaeda-Yamazaki S., Motomura M., Asai T., and Ikebe M., "Radiography contrast enhancement: smoothed LHE filter, a practical solution for digital X-rays with Mach band," 2019 International Conference on Digital Image Computing: Techniques and Applications, University of Western Australia, Perth, Australia (Dec. 2-4, 2019).
  10. Hirayama Y., Asai T., Motomura M., and Takamaeda-Yamazaki S., "A Resource-efficient weight sampling method for Bayesian neural networks accelerators," The 7th International Symposium on Computing and Networking (CANDAR 2019), Nagasaki Civic Center, Nagasaki, Japan (Nov. 26-29, 2019).
  11. Oba Y., Ando K., Asai T., Motomura M., and Takamaeda-Yamazaki S., "DeltaNet: differential binary neural network," IEEE International Conference on Application-specific Systems, Architectures and Processors (ASAP 2019), Cornell Tech, New York, USA (Jul. 15-17, 2019).
  12. Kaneko T., Ikebe M., Takamaeda-Yamazaki S., Motomura M., and Asai T., "Hardware-oriented algorithm and architecture for generative adversarial networks," The 2019 RISP International Workshop on Nonlinear Circuits, Communications and Signal Processing, pp. 446-449, Hilton Waikiki Beach Hotel, Honolulu, USA (Mar. 4-7, 2019).
  13. Suzuki S., Rim S., Takamaeda-Yamazaki S., Ikebe M., Motomura M., and Asai T., "Experimental demonstration of physical reservoir computing with nonlinear electronic devices," The 2019 RISP International Workshop on Nonlinear Circuits, Communications and Signal Processing, Hilton Waikiki Beach Hotel, Honolulu, USA (Mar. 4-7, 2019).
  14. Minamikawa K., Takamaeda-Yamazaki S., Ikebe M., Motomura M., and Asai T., "FPGA-based FORCE learning accelerator towards real-time online reservoir computing," The 2019 RISP International Workshop on Nonlinear Circuits, Communications and Signal Processing, Hilton Waikiki Beach Hotel, Honolulu, USA (Mar. 4-7, 2019).
  15. Kaneko T., Ikebe M., Takamaeda-Yamazaki S., Motomura M., and Asai T., "Ternarized backpropagation: a hardware-oriented optimization algorithm for edge-oriented AI devices," The 7th RIEC International Symposium on Brain Functions and Brain Computer, Research Institute of Electrical Communication, Tohoku University, Sendai, Japan (Feb. 22-23, 2019).
  16. Rim S., Suzuki S., Takamaeda-Yamazaki S., Ikebe M., Motomura M., and Asai T., "Approach to reservoir computing with Schmitt trigger oscillator-based analog neural circuits," The 7th Japan-Korea Joint Workshop on Complex Communication Sciences, C5, Alpensia, Pyengonchang, Korea (Jan. 6-9, 2019).
  17. Ando K., Ueyoshi K., Oba Y., Hirose K., Uematsu R., Kudo T., Ikebe M., Asai T., Takamaeda-Yamazaki S., and Motomura M., "Dither NN: an accurate neural network with dithering for low bit-precision hardware," The 2018 International Conference on Field-Programmable Technology (FPT'18), Tenbusu-Naha Hall, Naha, Japan (Dec. 10-14, 2018).
  18. Ambalathankandy P., Shimada T., Takamaeda-Yamazaki S., Motomura M., Asai T., and Ikebe M., "Analysis of smoothed LHE methods for processing images with optical illusions," IEEE International Conference on Visual Communications and Image Processing, Tempus Hotel Taichung , Taichung, Taiwan (Dec. 9-12, 2018).
  19. Kaneko T., Ikebe M., Takamaeda-Yamazaki S., Motomura M., and Asai T., "A study on ternary back propagation algorithm for embedded egde-AI processing," Joint workshop of UCL-ICN, NTT, UCL-Gatsby and AIBS: Analysis and Synthesis for Human/Artificial Cognition and Behaviour, Seaside House, Okinawa Institute of Science and Technology, Okinawa, Japan (Oct. 22-23, 2018).
  20. Kudo T., Ueyoshi K., Ando K., Hirose K., Uematsu R., Oba Y., Ikebe M., Asai T., Motomura M., and Takamaeda-Yamazaki S., "Area and energy optimization for bit-serial log-quantized DNN Accelerator with shared accumulators," IEEE 12th International Symposium on Embedded Multicore/Many-core Systems-on-Chip, Vietnam National University, Hanoi, Vietnam (Sep. 12-14, 2018).
  21. Fujii T., Toi T., Tanaka T., Togawa K., Kitaoka T., Nishino K., Nakamura N., Nakahara H., and Motomura M., "New Generation Dynamically Reconfigurable Processor Technology for Accelerating Embedded AI Applications," 2018 Symposia on VLSI Technology and Circuits, pp. 41-42, Hilton Hawaiian Village, Hawaii, USA (Jun. 19-21, 2018).
  22. Shimada T., Ikebe M., Ambalathankandy P., Takamaeda-Yamazaki S., Motomura M., and Asai T., "Sparse disparity estimation using global phase only correlation for stereo matching acceleration," 2018 IEEE International Conference on Acoustics, Speech and Signal Processing, Calgary Telus Convention Center, Alberta, Canada (Apr. 15-20, 2018).
  23. Uematsu R., Ando K., Ueyoshi K., Hirose K., Ikebe M., Asai T., Takamaeda-Yamazaki S., and Motomura M., "Exploring CNN accelerator design space on a dynamically reconfigurable hardware platform," The 21st Workshop on Synthesis And System Integration of Mixed Information Technologies (SASIMI 2018), Kunibiki Messe, Matsue, Japan (Mar. 26-27, 2018).
  24. Iwamaru N., Takamaeda-Yamazaki S., Ikebe M., Motomura M., and Asai T., "A novel iris-center detection algorithm towards gaze estimation targeting molecular cellular automata," International Workshop on Molecular Architectonics 2018, P-25, Osaka University, Osaka, Japan (Mar. 2-3, 2018).
  25. Ueyoshi K., Ando K., Hirose K., Takamaeda-Yamazaki S., Kadomoto J., Miyata T., Hamada M., Kuroda T., and Motomura M., "QUEST: A 7.49-TOPS Multi-Purpose Log-Quantized DNN Inference Engine Stacked on 96MB 3D SRAM using Inductive-Coupling Technology in 40nm CMOS," 2018 International Solid-State Circuits Conference (ISSCC 2018), San Francisco Marriott Marquis, San Francisco, US (Feb. 11-15, 2018).
  26. Takamaeda-Yamazaki S., Ueyoshi K., Ando K., Uematsu R., Hirose K., Ikebe M., Asai T., and Motomura M., "Accelerating Deep Learning by Binarized Hardware," Asia-Pacific Signal and Information Processing Association Annual Summit and Conference 2017 (APSIPA ASC 2017), Aloft Kuala Lumpur Sentral Sentral, Kuala Lumpur, Malaysia (Dec. 12-15, 2017).
  27. Hirose K., Ando K., Ueyoshi K., Ikebe M., Asai T., Motomura M., and Takamaeda-Yamazaki S., "Quantization Error-based Regularization in Neural Networks," Thirty-seventh SGAI International Conference on Artificial Intelligence (SGAI 2017), Peterhouse College, Cambridge, England (Dec. 12-14, 2017).
  28. Hida I., Ueyoshi K., Takamaeda-Yamazaki S., Ikebe M., Motomura M., and Asai T., "Sign-invariant unsupervised learning facilitates weighted-sum computation in analog neural-network devices," 2017 International Symposium on Nonlinear Theory and Its Applications, Cancun International Convention Center, Cancun, Mexico (Dec. 4-7, 2017).
  29. Hirose K., Uematsu R., Ando K., Orimo K., Ueyoshi K., Ikebe M., Asai T., Takamaeda-Yamazaki S., and Motomura M., "Logarithmic Compression for Memory Footprint Reduction in Neural Network Training," 5th International Workshop on Computer Systems and Architectures (CSA 2017), Aomori Prefecture Tourist Center, Aomori, Japan (Nov. 19-22, 2017).
  30. Hirose K., Uematsu R., Ando K., Ueyoshi K., Ikebe M., Asai T., Motomura M., and Takamaeda-Yamazaki S., "A Regularization Approach for Quantized Neural Networks," International Workshop on Highly Efficient Neural Networks Design (HENND 2017), Lotte Hotel City Center, Seoul, Korea (Oct. 20-20, 2017).
  31. Tanibata A., Schmid A., Takamaeda-Yamazaki S., Ikebe M., Motomura M., and Asai T., "FPGA implementation of edge-guided pattern generation for motion-vector estimation of textureless objects (demo night)," The 27th International Conference on Field-Programmable Logic and Applications, Culture and Convention Center Het Pand, Ghent, Belgium (Sep. 4-8, 2017).
  32. Ando K., Ueyoshi K., Hirose K., Orimo K., Yonekawa H., Sato S., Nakahara H., Ikebe M., Takamaeda-Yamazaki S., Asai T., Kuroda T., and Motomura M., "In-Memory Area-Efficient Signal Streaming Processor Design for Binary Neural Networks," 60th IEEE International Midwest Symposium on Circuits and Systems (MWSCAS 2017), Tufts University, Boston, USA (Aug. 6-9, 2017).
  33. Ueyoshi K., Ikebe M., Asai T., Takamaeda-Yamazaki S., and Motomura M., "Hardware accelerator design for convolutional neural networks with low bit precision," GI-CoRE GSQ, GSB, & IGM Joint Symposium -Quantum, Informatics, Biology, & Medicine -, Hokkaido University, Sapporo, Japan (Jul. 10-11, 2017).
  34. Hida I., Takamaeda-Yamazaki S., Ikebe M., Motomura M., and Asai T., "A versatile and energy-efficient reconfigurable accelerator for embedded microprocessors," GI-CoRE GSQ, GSB, & IGM Joint Symposium -Quantum, Informatics, Biology, & Medicine -, Hokkaido University, Sapporo, Japan (Jul. 10-11, 2017).
  35. Yamamoto K., Ikebe M., Asai T., Motomura M., and Takamaeda-Yamazaki S., "Time-Division Multiplexing ," GI-CoRE GSQ, GSB, & IGM Joint Symposium -Quantum, Informatics, Biology, & Medicine -, Hokkaido University, Sapporo, Japan (Jul. 10-11, 2017).
  36. Yamamoto K., Huang W., Takamaeda-Yamazaki S., Ikebe M., Asai T., and Motomura M., "A Time-Division Multiplexing Ising Machine on FPGAs," International Symposium on Highly-Efficient Accelerators and Reconfigurable Technologies (HEART 2017), Ruhr University, Bochum, Germany (Jun. 7-9, 2017).
  37. Ando K., Ueyoshi K., Orimo K., Yonekawa H., Sato S., Nakahara H., Ikebe M., Asai T., Takamaeda-Yamazaki S., Kuroda T., and Motomura M., "BRein memory: a 13-layer 4.2 K neuron/0.8 M synapse binary/ternary reconfigurable in-memory deep neural network accelerator in 65 nm CMOS," 2017 Symposia on VLSI Technology and Circuits, Rihga Royal Hotel, Kyoto, Japan (Jun. 5-8, 2017).
  38. Ueyoshi K., Marukame T., Asai T., Motomura M., and Schmid A., "Feature extraction system using restricted Boltzmann machines on FPGA," 2017 IEEE International Symposium on Circuits & Systems, A4P-O, Baltimore Marriott Waterfront, Baltimore, USA (May 28-31, 2017).
  39. Ueyoshi K., Ando K., Orimo K., Ikebe M., Asai T., and Motomura M., "Exploring optimized accelerator design for binarized convolutional neural networks," The 2017 International Joint Conference on Neural Networks, William A. Egan Civic and Convention Center, Alaska, USA (May 14-19, 2017).
  40. Yamamoto K., Takamaeda-Yamazaki S., Ikebe M., Asai T., and Motomura M., "A scalable ising model implementation on an FPGA," COOL Chips 20, Yokohama Media & Communications Center, Yokohama, Japan (Apr. 19-21, 2017).
  41. Fujii T., Sato S., Nakahara H., and Motomura M., "An FPGA realization of a deep convolutional neural network using a threshold neuron pruning," International Symposium on Applied Reconfigurable Computing, Delft University, Delft, Netherlands (Apr. 3-7, 2017).
  42. Fu Y., Ikebe M., Shimada T., Motomura M., and Asai T., "Low latency divider using ensemble of moving average curves," The 18th International Symposium on Quality Electronic Design (ISQED 2017), Santa Clara Convention Center, Santa Clara, USA (Mar. 13-15, 2017).
  43. Tsuji T., Ikebe M., Takamaeda-Yamazaki S., Motomura M., and Asai T., "6-DoF camera-position and posture estimation based on local patches of image sequence," 2017 RISP International Workshop on Nonlinear Circuits, Communications and Signal Processing, Hyatt Regency Guam, Guam, USA (Feb. 28-Mar. 3, 2017).
  44. Ando K., Ueyoshi K., Orimo K., Ikebe M., Takamaeda-Yamazaki S., Asai T., and Motomura M., "Throughput analysis of a data-flow reconfigurable array architecture for convolutional neural networks," The 5th RIEC International Symposium on Brain Functions and Brain Computer, Tohoku University, Sendai, Japan (Feb. 27-28, 2017).
  45. Nakahara H., Yonekawa H., Iwamoto H., and Motomura M., "A batch normalization free binarized convolutional deep neural network on an FPGA," International Symposium on Field-Programmable Gate Array, Monterey Marriott Hotel, California, USA (Feb. 22-24, 2017).
  46. Nakahara H., Yonekawa H., Sasao T., Iwamoto H., and Motomura M., "A memory-based realization of a binarized deep convolutional neural network," International Conference on Field-Programmable Technology, Jiangou Hotel, Xi'an, China (Dec. 7-9, 2016).
  47. Kusano H., Ikebe M., Asai T., and Motomura M., "An FPGA-optimized architecture of anti-aliasing based super resolution for real-time HDTV to 4K- and 8K-UHD conversions," 2016 International Conference on Reconfigurable Computing and FPGAs, Iberostar Cancun hotel, Cancun, Mexico (Nov. 30-Dec. 2, 2016).
  48. Orimo K., Ando K., Ueyoshi K., Ikebe M., Asai T., and Motomura M., "FPGA architecture for feed-forward sequential memory network targeting long-term time-series forecasting," 2016 International Conference on Reconfigurable Computing and FPGAs, Iberostar Cancun hotel, Cancun, Mexico (Nov. 30-Dec. 2, 2016).
  49. Tanibata A., Ushida M., Schmid A., Ikebe M., Asai T., and Motomura M., "A hardware cellular-automaton architecture for spatial pattern generation towards motion-vector estimation of textureless objects," 2016 International Symposium on Nonlinear Theory and its Applications, pp. 622-625, New Welcity Yugawara, Shizuoka, Japan (Nov. 27-30, 2016).
  50. Hida I., Ikebe M., Asai T., and Motomura M., "A two-clock-cycle naive Bayes classifier for dynamic branch prediction in pipelined RISC microprocessors," 2016 IEEE Asia Pacific Conference on Circuits and Systems, Ramada Plaza Jeju Hotel, Jeju, Korea (Oct. 25-28, 2016).
  51. Ando K., Orimo K., Ueyoshi K., Ikebe M., Asai T., and Motomura M., "Reconfigurable processor array architecture for deep convolutional neural networks," The 20th Workshop on Synthesis And System Integration of Mixed Information Technologies, Kyoto Research Park, Kyoto, Japan (Oct. 24-25, 2016).
  52. Asai T., Mori M., Itou T., Take Y., Ikebe M., Kuroda T., and Motomura M., "Motion-vector estimation and cognitive classification on an image sensor/processor 3D stacked system featuring ThruChip interfaces," European Solid-State Circuits Conference 2016, Swisstech Convention Centre, Lausanne, Switzerland (Sep. 12-15, 2016).
  53. Ueyoshi K., Marukame T., Asai T., Motomura M., and Schmid A., "Memory-error tolerance of scalable and highly parallel architecture for restricted Boltzmann machines in deep belief network," IEEE International Symposium on Circuits and Systems, Montreal Sheraton Center, Montreal, Canada (May 22-25, 2016).
  54. Yamamoto K., Asai T., and Motomura M., "Hardware architecture for online frequent items mining with memory-efficient data structure," COOL Chips XIX, Yokohama Media & Communications Center, Yokohama, Japan (Apr. 20-22, 2016).
  55. Ushida M., Ishimura K., Schmid A., Asai T., and Motomura M., "Motion vector estimation of textureless objects exploiting reaction-diffusion cellular automata," 2015 International Symposium on Nonlinear Theory and its Applications, pp. 85-88, City University of Hong Kong, Hong Kong, China (Dec. 1-4, 2015).
  56. Ikebe M., Uchida D., Take Y., Someya M., Chikuda S., Matsuyama K., Asai T., Kuroda T., and Motomura M., "Image sensor/digital logic 3D stacked module featuring inductive coupling channels for high speed/low-noise image transfer," 2015 Symposia on VLSI Technology and Circuits, 4-1, Rihga Royal Hotel, Kyoto, Japan (Jun. 15-19, 2015).
  57. Yamamoto K., Fukuda E.S., Asai T., and Motomura M., "An accelerator for frequent Itemset mining from data stream with parallel item tree," The 19th Workshop on Synthesis And System Integration of Mixed Information Technologies, Evergreen Resort Hotel, Yilan, Taiwan (Mar. 16-17, 2015).
  58. Itou T., Mori M., Ikebe M., Asai T., Kuroda T., and Motomura M., "A new architecture for feature extraction to perform machine learning by using motion vectors and its implementation in an FPGA," Proceedings of the 2015 RISP International Workshop on Nonlinear Circuits, Communications and Signal Processing, pp. 294-297, Universiti Teknologi Malaysia, Kuala Lumpur, Malaysia (Feb. 27-Mar. 2, 2015).
  59. Ueyoshi K., Asai T., and Motomura M., "Scalable and highly-parallel architecture for restricted boltzmann machines," 2015 RISP International Workshop on Nonlinear Circuits, Communications and Signal Processing, pp. 369-372, Universiti Teknologi Malaysia, Kuala Lumpur, Malaysia (Feb. 27-Mar. 2, 2015).
  60. Ushida M., Ishimura K., Asai T., and Motomura M., "A reaction-diffusion algorithm for texture generation towards motion-vector estimation of textureless-objects," 2015 RISP International Workshop on Nonlinear Circuits, Communications and Signal Processing, pp. 361-364, Universiti Teknologi Malaysia, Kuala Lumpur, Malaysia (Feb. 27-Mar. 2, 2015).
  61. Fukuda E.S., Inoue H., Takenaka T., Kim D., Sadahisa T., Asai T., and Motomura M., "Achieving higher performance of memcached by caching at network interface," The 2014 International Conference on Field Programmable Technology, Parkyard Hotel, Shanghai, China (Dec. 10-12, 2014).
  62. Kim D., Hida I., Fukuda E.S., Asai T., and Motomura M., "A study of transparent on-chip instruction cache for NV microcontrollers," The 7th International Conference on Advances in Circuits, Electronics and Micro-electronics, Mercure Lisboa, Lisbon, Portugal (Nov. 16-20, 2014).
  63. Hida I., Kim D., Asai T., and Motomura M., "A 4.5 to 13 times energy-efficient embedded microprocessor with mainly-static/partially-dynamic reconfigurable array accelerator," Proceedings of the Asian Solid-State Circuits Conference 2014, pp. 37-40, 85 Sky Tower Hotel, KaoHsiung, Taiwan (Nov. 10-12, 2014).
  64. Kim D., Fukuda E.S., Sadahisa T., Asai T., and Motomura M., "Hardware architecture for accelerating key-value retrieval implemented on FPGA," The 3rd Japan-Korea Joint Workshop on Complex Communication Sciences, Paradise Hotel, Busan, Korea (Oct. 27-28, 2014).
  65. Gonzalez-Carabarin L., Asai T., and Motomura M., "Dual-rail asynchronous pipeline based on stochastic resonance logic gates," Proceedings of the 2014 International Symposium on Nonlinear Theory and its Applications, pp. 85-88, Cinema of Bourbaki Panorama, Luzern, Switzerland (Sep. 14-18, 2014).
  66. Ishimura K., Komuro K., Schmid A., Asai T., and Motomura M., "Stochastic resonance in a unidirectional network of nonlinear oscillators driven by internal noise," Proceedings of the 2014 International Symposium on Nonlinear Theory and its Applications, pp. 89-92, Cinema of Bourbaki Panorama, Luzern, Switzerland (Sep. 14-18, 2014).
  67. Fukuda E.S., Inoue H., Takenaka T., Kim D., Sadahisa T., Asai T., and Motomura M., "Caching memcached at reconfigurable network interface," The 24th International Conference on Field Programmable Logic and Applications, Technische Universität München, Munich, Germany (Sep. 2-4, 2014).
  68. Mori M., Itou T., Ikebe M., Asai T., Kuroda T., and Motomura M., "FPGA-based design for motion-vector estimation exploiting high-speed imaging and its application to machine learning," Proceedings of the 2014 RISP International Workshop on Nonlinear Circuits, Communications and Signal Processing, pp. 145-148, Waikiki Beach Marriott Resort & Spa, Honolulu, U.S.A. (Feb. 28-Mar. 3, 2014).
  69. Sanada Y., Ohata K., Ogaki T., Matsuyama K., Ohira T., Chikuda S., Igarashi M., Kuroda T., Ikebe M., Asai T., and Motomura M., "FPGA implementation of a memory-efficient stereo vision algorithm based on 1-D guided filtering," Proceedings of the 2014 International Conference on Circuits, Systems, and Control, pp. 25-30, Lindner Grand Hotel Beau Rivage, Interlaken, Switzerland (Feb. 22-24, 2014).
  70. Hirao T., Kim D., Hida I., Asai T., and Motomura M., "A restricted dynamically reconfigurable architecture for low power processors," 2013 International Conference on ReConFigurable Computing and FPGAs, Hotel Iberostar Cancun, Cancun, Mexico (Dec. 9-11, 2013).
  71. Ohata K., Sanada Y., Ogaki T., Matsuyama K., Ohira T., Chikuda S., Igarashi M., Ikebe M., Asai T., Motomura M., and Kuroda T., "Hardware-oriented stereo vision algorithm based on 1-D guided filtering and its FPGA implementation," Proceedings of the 2013 IEEE International Conference on Electronics, Circuits, and Systems, pp. 169-172, Yas Viceroy Hotel, Abu Dhabi, UAE (Dec. 8-11, 2013).
  72. Fukuda E.S., Takenaka T., Inoue H., Kawashima H., Asai T., and Motomura M., "High level synthesis with stream query to C parser: Eliminating hardware development difficulties for software developers," Proceedings of the 18th Workshop on Synthesis And System Integration of Mixed Information Technologies, pp. 310-315, Hotel Sapporo Garden Palace, Sapporo, Japan (Oct. 21-22, 2013).
  73. Hirao T., Kim D., Hida I., Asai T., and Motomura M., "A restricted dynamically reconfigurable architecture for low power processors," Proceedings of the 18th Workshop on Synthesis And System Integration of Mixed Information Technologies, pp. 267-268, Hotel Sapporo Garden Palace, Sapporo, Japan (Oct. 21-22, 2013).
  74. Chikuda S., Ohira T., Sanada Y., Igarashi M., Ikebe M., Asai T., and Motomura M., "FPGA implementation of 60-FPS QVGA-to-VGA single-image super resolution," in Proc. of the 2013 International Conference on Solid State Devices and Materials, pp. 136-137, Hilton Fukuoka Sea Hawk, Fukuoka, Japan (Sep. 24-27, 2013).
  75. Gonzalez-Carabarin L., Asai T., and Motomura M., "Asynchronous digital circuit design using noise-driven stochastic gates," 2013 International Symposium on Nonlinear Theory and its Applications, Santa Fe Community Convention Center, Santa Fe, U.S.A. (Sep. 8-12, 2013).
  76. Ishimura K., Schmid A., Asai T., and Motomura M., "Image steganography based on hardware-oriented reaction-diffusion models," 2013 International Symposium on Nonlinear Theory and its Applications, Santa Fe Community Convention Center, Santa Fe, U.S.A. (Sep. 8-12, 2013).
  77. Gonzalez-Carabarin L., Asai T., and Motomura M., "Towards asynchronous digital circuit design based on stochastic resonance," The 1st International Conference on Nanoenergy, Hotel Gio, Perugia, Italy (Jul. 10-13, 2013).
  78. Ishimura K., Schmid A., Asai T., and Motomura M., "Image steganography on digital reaction-diffusion processor," Nonlinear Dynamics of Electronic Systems 2013, Palazzo Ateneo, Bari, Italy (Jul. 10-12, 2013).
  79. Fukuda E.S., Kawashima H., Inoue H., Asai T., and Motomura M., "Exploiting hardware reconfigurability on window join," The 2013 International Conference on High Performance Computing & Simulation, Hilton Strand Hotel, Helsinki, Finland (Jul. 1-5, 2013).
  80. Fukuda E.S., Kawashima H., Inoue H., Fujii T., Furuta K., Asai T., and Motomura M., "C-based adaptive stream processing on dynamically reconfigurable hardware: window join case study," The 9th International Symposium on Applied Reconfigurable Computing, Courtyard Marriott Los Angeles, Los Angeles, U.S.A. (Mar. 25-27, 2013).
  81. Sanada Y., Ohira T., Chikuda S., Igarashi M., Ikebe M., Asai T., and Motomura M., "FPGA implementation of single-image super resolution based on frame-bufferless box filtering," Proceedings of the 2013 RISP International Workshop on Nonlinear Circuits, Communications and Signal Processing, pp. 516-519, Courtyard King Kamehameha's Kona Beach Hotel, The Island of Hawaii, U.S.A. (Mar. 4-7, 2013).
  82. Gonzalez-Carabarin L., Asai T., and Motomura M., "Spike propagation in excitable systems enhanced by membrane-potential-dependent noise," The 2012 International Symposium on Nonlinear Theory and its Applications, Gran Melia Victoria, Majorca, Spain (Oct. 22-26, 2012).
  83. Gonzalez-Carabarin L., Asai T., and Motomura M., "Spike transmission in locally coupled excitable circuits enhanced by membrane-potential-dependent noise," Asia Conference on Nanoscience and Nanotechnology 2012, Crowne Plaza Lijiang Ancient Town, Yunnan, China (Sep. 7-10, 2012).
  84. Gong X., Asai T., and Motomura M., "Spatio-temporal pattern formation on memristive reaction-diffusion systems," Asia Conference on Nanoscience and Nanotechnology 2012, Crowne Plaza Lijiang Ancient Town, Yunnan, China (Sep. 7-10, 2012).
  85. Gong X., Asai T., and Motomura M., "Reaction-diffusion media with excitable Oregonators coupled by memristors," The 13th International Workshop on Cellular Nanoscale Networks and their Applications (The 3rd Memristor and Memristive Symposium), Politecnico di Torino, Turin, Italy (Aug. 28-31, 2012).
  86. Gonzalez-Carabarin L., Asai T., and Motomura M., "Noise impact on spike transmission through serially-connected electrical FitzHugh-Nagumo model with subthreshold and suprathreshold interconductances," The 16th International Conference On Cognitive and Neural Systems, Boston University, Boston, U.S.A. (May 30-Jun. 1, 2012).
  87. Adachi T., Asai T., and Motomura M., "A memristor-based synaptic device having an asymmetric STDP time window," 2012 RISP International Workshop on Nonlinear Circuits, Communications and Signal Processing, Waikiki Beach Marriott Resort & Spa, Honolulu, U.S.A. (Mar. 4-6, 2012).
  88. Ishimura K., Asai T., and Motomura M., "Chaotic resonance in forced Chua's oscillator," 2012 RISP International Workshop on Nonlinear Circuits, Communications and Signal Processing, Waikiki Beach Marriott Resort & Spa, Honolulu, U.S.A. (Mar. 4-6, 2012).
  89. Gong X., Asai T., and Motomura M., "Excitable reaction-diffusion media with memristors," 2012 RISP International Workshop on Nonlinear Circuits, Communications and Signal Processing, Waikiki Beach Marriott Resort & Spa, Honolulu, U.S.A. (Mar. 4-6, 2012).
  90. Matsuura M., Asai T., and Motomura M., "Noise-induced phase synchronization in digital counters," 2012 RISP International Workshop on Nonlinear Circuits, Communications and Signal Processing, Waikiki Beach Marriott Resort & Spa, Honolulu, U.S.A. (Mar. 4-6, 2012).
  91. Gonzalez-Carabarin L., Asai T., and Motomura M., "Noise-assisted spike transmission on an array of electrical FitzHugh-Nagumo models," 2012 RISP International Workshop on Nonlinear Circuits, Communications and Signal Processing, Waikiki Beach Marriott Resort & Spa, Honolulu, U.S.A. (Mar. 4-6, 2012).
  92. Yoshida K., Asai T., and Motomura M., "A subthreshold memory cell utilizing nonlinear characteristics of positive-feedback operational transconductance amplifier," Proceedings of the 2011 Kyoto Workshop on NOLTA, p. 15, Kyoto University, Kyoto, Japan (Nov. 30, 2011).
  93. Inoue H., Takenaka T., and Motomura M., "20Gbps C-based complex event processing," Proceedings of the 21st International Conference on Field Programmable Logic and Applications (FPL), pp. 97-102, Technical University of Crete, Crete, Greece (Sep. 5-7, 2011).
  94. Toi T., Awashima T., Motomura M., and Amano H., "Time and space-multiplexed compilation challenge for dynamically reconfigurable processors," Proceesings of the 54th IEEE International Midwest Symposium on Circuits and Systems (MWSCAS), P03_1039, Yonsei University Seoul, Seoul, Korea (Aug. 7-10, 2011).

受賞

  1. 平山 侑樹, 浅井 哲也, 本村 真人, 高前田 伸也, "決定論的変分推論に基づくベイジアンCNNの検討," 人工知能学会 - 2019年度研究会優秀賞, 2020年6月22日.
  2. Rim S., Suzuki S., Takamaeda-Yamazaki S., Ikebe M., Motomura M., and Asai T., "Approach to reservoir computing with Schmitt trigger oscillator-based analog neural circuits," JKCCS 2019 - Best Paper Award, Jan. 8, 2019.
  3. Ando K., Ueyoshi K., Oba Y., Hirose K., Uematsu R., Kudo T., Ikebe M., Asai T., Takamaeda S., and Motomura M., "Dither NN: An Accurate Neural Network with Dithering for Low Bit-Precision Hardware," FPT'18 - Best Paper Award, Dec. 13, 2018.
  4. 島田 武, Ambalathankandy P., 高前田 伸也, 本村 真人, 浅井 哲也, 池辺 将之, 吉田 嵩志, "FPGA実装に向けた大局・局所適応型輝度補正技術によるFull-HD60FPS動作実証," IEEE SSCS Japan Chapter Academic Research Award, 2018年5月15日.
  5. Ueyoshi K., Ando K., Hirose K., Takamaeda-Yamazaki S., Kadomoto J., Miyata T., Hamada M., Kuroda T., and Motomura M., "QUEST: A 7.49-TOPS Multi-Purpose Log-Quantized DNN Inference Engine Stacked on 96MB 3D SRAM using Inductive-Coupling Technology in 40nm CMOS," ISSCC 2018 Silkroad Award, Feb. 11, 2018.
  6. 草野 穂高, 池辺 将之, 浅井 哲也, 本村 真人, "アンチエイリアジングを用いた4K/8K対応の低メモリ・高速単一画像超解像," STARCフォーラム2015 - 優秀ポスター賞, Nov. 27, 2015.
  7. Gonzalez-Carabarin L., Asai T., and Motomura M., "Impact of noise on spike transmission through serially-connected electrical FitzHugh-Nagumo circuits with subthreshold and suprathreshold interconductances," The Research Institute of Signal Processing Japan (Journal of Signal Processing) - Best Paper Award, Mar. 25, 2015.
  8. Kim D., Fukuda E.S., Sadahisa T., Asai T., and Motomura M., "Hardware architecture for accelerating key-value retrieval implemented on FPGA," The 3rd Japan-Korea Joint Workshop on Complex Communication Sciences - Best Student Paper Award, Oct. 28, 2014.
  9. Gonzalez-Carabarin L., Asai T., and Motomura M., "Asynchronous digital circuit design using noise-driven stochastic gates," 2013 International Symposium on Nonlinear Theory and its Applications - Best Student Paper Award, Oct. 23, 2013.
  10. 大平 貴徳, 真田 祐樹, 築田 聡史, 五十嵐 正樹, 池辺 将之, 浅井 哲也, 本村 真人, "省メモリ指向一枚超解像アーキテクチャとそのFPGA実装," LSIとシステムのワークショップ2013 - ICD優秀ポスター賞, May 15, 2013.
  11. 本村 真人, 粟島 亨, 藤井 太郎, "動的再構成プロセッサの研究開発とその画像処理機器応用," 電子情報通信学会 - 第47回（平成22年度）業績賞, May 2011.

国内学会

  1. 鈴木 淳之介, 安永 真梨, López García-Arias Ángel, 大越 康之, 熊澤 峻悟, 安藤 洸太, 川村 一志, Chu T.V., 本村 真人, "Pianissimo: エッジでの適応的な推論を実現するサブmWクラスDNNアクセラレータ," 電子情報通信学会リコンフィギャラブルシステム研究会 (RECONF), 函館アリーナ, (函館), 2023年8月4日.
  2. 平山 侑樹, 浅井 哲也, 本村 真人, 高前田 伸也, "決定論的変分推論に基づくベイジアンCNNの検討," 人工知能学会人工知能基本問題研究会 (SIG-FPAI), 下呂市民会館, (下呂), 2020年1月29-30日.
  3. 平山 侑樹, 廣瀨 一俊, 安藤 洸太, 植吉 晃大, 浅井 哲也, 本村 真人, 高前田 伸也, "ベイジアンNNのHW実装に向けたサンプリング手法の検討," SWoPP2019, 北見市民会館, (北見), 2019年7月24-26日.
  4. 廣瀨 一俊, 浅井 哲也, 本村 真人, 高前田 伸也, "エッジ環境におけるニューラルネットワーク 学習軽量化手法の検討," 電子情報通信学会コンピュータシステム研究会 (CPSY), 指宿温泉休暇村 指宿, (鹿児島), 2019年6月11-12日.
  5. 大羽 由華, 村上 大輔, 中江 達哉, 安藤 洸太, 浅井 哲也, 本村 真人, 高前田 伸也, "二値化ニューラルネットワークのハードウェア指向精度向上手法の検討," 電子情報通信学会コンピュータシステム研究会, 指宿温泉休暇村 指宿, (鹿児島), 2019年6月11-12日.
  6. 池田 泰我, 植吉 晃大, 安藤 洸太, 廣瀨 一俊, 浅井 哲也, 本村 真人, 高前田 伸也, "効率的なDNN計算のための無効ニューロン予測手法の評価," 電子情報通信学会コンピュータシステム研究会, 指宿温泉休暇村 指宿, (鹿児島), 2019年6月11-12日.
  7. 金子 竜也, 高前田 伸也, 本村 真人, 浅井 哲也, "オンライン学習を行う階層型ニューラルネットワークハードウェアの低電力化に向けた三値バックプロパゲーション法の提案," LSIとシステムのワークショップ2019, 東京大学生産技術研究所, (東京), 2019年5月13-14日.
  8. 植吉 晃大, 池田 泰我, 安藤 洸太, 廣瀨 一俊, 浅井 哲也, 高前田 伸也, 本村 真人, "無効ニューロン予測によるDNN計算効率化手法," 電子情報通信学会リコンフィギャラブルシステム研究会 (RECONF), 東京工業大学 東工大蔵前会館, (東京), 2019年5月9-10日.
  9. 安藤 洸太, 植吉 晃大, 大羽 由華, 廣瀨 一俊, 工藤 巧, 池辺 将之, 浅井 哲也, 高前田 伸也, 本村 真人, "Dither NN: 画像処理から着想を得た組込み向け量子化ニューラルネットワークの精度向上手法," 電子情報通信学会リコンフィギャラブルシステム研究会 (RECONF), 東京工業大学 東工大蔵前会館, (東京), 2019年5月9-10日.
  10. 平山 侑樹, 廣瀨 一俊, 安藤 洸太, 植吉 晃大, 高前田 伸也, 本村 真人, "車載応用向けDNNモデル軽量化の検討," ETNET2019, 西之表市民会館, (種子島), 2019年3月17-18日.
  11. 高前田 伸也, 植松 瞭太, 藤澤 慎也, 藤崎 修一, 本村 真人, "ディープニューラルネットワーク向け拡張可能な高位合成コンパイラの開発," 電子情報通信学会リコンフィギャラブルシステム研究会 (RECONF), LINE Fukuoka, (福岡), 2018年9月17-18日.
  12. 金子 竜也, 折茂 健太郎, 池辺 将之, 高前田 伸也, 本村 真人, 浅井 哲也, "敵対的生成ネットワークのハードウェア指向アルゴリズムとそのアーキテクチャの検討," 2018年電子情報通信学会 NOLTAソサイエティ大会, 京都テルサ, (京都), 2018年6月9日.
  13. 池上 高広, 池辺 将之, 高前田 伸也, 本村 真人, 浅井 哲也, "前庭動眼反射を考慮した初期聴覚モデル〜有毛細胞への雑音印加による音圧評価〜," 2018年電子情報通信学会 NOLTAソサイエティ大会, 京都テルサ, (京都), 2018年6月9日.
  14. 大羽 由華, 安藤 洸太, 廣瀨 一俊, 植吉 晃大, 植松 瞭太, 工藤 巧, 黒川 圭一, 池辺 将之, 浅井 哲也, 本村 真人, 高前田 伸也, "二値化ニューラルネットワークに基づいたハードウェア指向高精度モデルの検討," 電子情報通信学会リコンフィギャラブルシステム研究会 (RECONF), ゲートシティ大崎, (東京), 2018年5月24-25日.
  15. 工藤 巧, 植吉 晃大, 安藤 洸太, 植松 瞭太, 廣瀨 一俊, 大羽 由華, 池辺 将之, 浅井 哲也, 本村 真人, 高前田 伸也, "対数量子化を用いた可変長ビットシリアル型DNNアクセラレータの面積最適化手法," 電子情報通信学会リコンフィギャラブルシステム研究会 (RECONF), ゲートシティ大崎, (東京), 2018年5月24-25日.
  16. 安藤 洸太, 植吉 晃大, 大羽 由華, 廣瀨 一俊, 植松 瞭太, 工藤 巧, 池辺 将之, 浅井 哲也, 高前田 伸也, 本村 真人, "ディザ拡散を用いた組み込み向け二値化ニューラルネットワークの高精度化手法の検討," LSIとシステムのワークショップ, 東京大学生産技術研究所, (東京), 2018年5月14-15日.
  17. 島田 武, Ambalathankandy P., 高前田 伸也, 本村 真人, 浅井 哲也, 池辺 将之, 吉田 嵩志, "FPGA実装に向けた大局・局所適応型輝度補正技術によるFull-HD60FPS動作実証," LSIとシステムのワークショップ, 東京大学生産技術研究所, (東京), 2018年5月14-15日.
  18. 熊澤 輝顕, 鈴木 浩史, 石畠 正和, 浅井 哲也, 池辺 将之, 本村 真人, 高前田 伸也, "ZDDを用いた三角形分割パターンの列挙とその応用に向けて," 人工知能学会 第106回人工知能基本問題研究会, 指宿市民会館, (鹿児島), 2018年3月16-17日.
  19. 植吉 晃大, 安藤 洸太, 廣瀨 一俊, 高前田 伸也, 門本 淳一郎, 宮田 知輝, 濱田 基嗣, 黒田 忠広, 本村 真人, "QUEST: A 7.49TOPS Multi-Purpose Log- Quantized DNN Inference Engine Stacked on 96MB 3D SRAM Using Inductive-Coupling Technology in 40nm CMOS," ISSCC2018報告会, 東京大学, (東京), 2018年2月27日.
  20. 肥田 格, 植吉 晃大, 高前田 伸也, 池辺 将之, 本村 真人, 浅井 哲也, "不揮発アナログシナプスデバイスの素子数を半減する重み符号固定事前学習法とその深層学習への適用," 日本神経回路学会第27回全国大会, 北九州国際会議場, (福岡), 2017年9月20-22日.
  21. 廣瀨 一俊, 安藤 洸太, 植吉 晃大, 池辺 将之, 浅井 哲也, 本村 真人, 高前田 伸也, "量子化誤差を考慮したニューラルネットワークの学習手法," 人工知能学会人工知能基本問題研究会 (SIG-FPAI), 小樽市公会堂, (小樽), 2017年8月8-9日.
  22. 安藤 洸太, 植吉 晃大, 折茂 健太郎, 米川 晴義, 佐藤 真平, 中原 啓貴, 池辺 将之, 浅井 哲也, 高前田 伸也, 黒田 忠広, 本村 真人, "[依頼講演] BRein Memory: バイナリ・インメモリ再構成型深層ニューラルネットワークアクセラレータ," 電子情報通信学会集積回路研究会 (ICD), 北海道大学情報教育館, (札幌), Jul. 31-Aug. 2, 2017.
  23. ナ ソクジン, 池辺 将之, 横山 紗由里, 高前田 伸也, 本村 真人, 浅井 哲也, 間 久直, 藤田 陽一, 新井 康夫, "熱雑音抑制型サンプルホールド回路を用いたイオン飛行時間計測用SOIイメージセンサ," 映像情報メディア学会情報センシング研究会 (IST), 北海道大学情報教育館, (札幌), Jul. 31-Aug. 2, 2017.
  24. 横山 紗由里, 池辺 将之, ナ ソクジン, 高前田 伸也, 本村 真人, 浅井 哲也, "貫通電流の時間変動を抑制したTDC+Single-Slope ADCの回路構成," 映像情報メディア学会情報センシング研究会 (IST), 北海道大学情報教育館, (札幌), Jul. 31-Aug. 2, 2017.
  25. 山本 佳生, 熊澤 輝顕, 池辺 将之, 浅井 哲也, 本村 真人, 高前田 伸也, "高次数イジングネットワークの時分割処理方式の検討," 電子情報通信学会コンピュータシステム研究会 (CPSY), 秋田アトリオンビル, (秋田), 2017年7月26-28日.
  26. 熊澤 輝顕, 池辺 将之, 浅井 哲也, 本村 真人, 高前田 伸也, "メモリアクセスパターンを考慮した遅延評価によるZDD構築の高速化," 基盤（S）離散構造処理系プロジェクト「2017年度初夏のワークショップ」, 北海道大学VBL棟, (札幌), 2017年6月23-24日.
  27. 山本 佳生, 池辺 将之, 浅井 哲也, 本村 真人, 高前田 伸也, "時分割多重機構を用いた高密度FPGAイジングマシン," 基盤（S）離散構造処理系プロジェクト「2017年度初夏のワークショップ」, 北海道大学VBL棟, (札幌), 2017年6月23-24日.
  28. 廣瀨 一俊, 植松 瞭太, 安藤 洸太, 折茂 健太郎, 植吉 晃大, 高前田 伸也, 池辺 将之, 浅井 哲也, 本村 真人, "対数量子化による深層ニューラルネットワークのメモリ量削減," 電子情報通信学会コンピュータシステム研究会 (CPSY), 登別温泉第一滝本館, (登別), 2017年5月23日.
  29. 山本 佳生, 高前田 伸也, 池辺 将之, 浅井 哲也, 本村 真人, "時分割多重機構を用いた高密度FPGAイジングマシン," 電子情報通信学会コンピュータシステム研究会 (CPSY), 登別温泉第一滝本館, (登別), 2017年5月23日.
  30. 植松 瞭太, 廣瀨 一俊, 安藤 洸太, 折茂 健太郎, 植吉 晃大, 高前田 伸也, 池辺 将之, 浅井 哲也, 本村 真人, "動的再構成ハードウェアアーキテクチャを活かしたCNNの実装と評価," 電子情報通信学会リコンフィギャラブルシステム研究会 (RECONF), 登別温泉第一滝本館, (登別), 2017年5月22日.
  31. 安藤 洸太, 植吉 晃大, 廣瀨 一俊, 折茂 健太郎, 植松 瞭太, 高前田 伸也, 池辺 将之, 浅井 哲也, 本村 真人, "二値化ニューラルネットワークアクセラレータのアーキテクチャ検討," 電子情報通信学会リコンフィギャラブルシステム研究会 (RECONF), 登別温泉第一滝本館, (登別), 2017年5月22日.
  32. 植吉 晃大, 安藤 洸太, 折茂 健太郎, 高前田 伸也, 池辺 将之, 浅井 哲也, 本村 真人, "FPGAを用いたCNNの最適ハードウェア構成とその二値化検討," 電子情報通信学会リコンフィギャラブルシステム研究会 (RECONF), 登別温泉第一滝本館, (登別), 2017年5月22日.
  33. 横山 紗由里, 池辺 将之, ナ ソクジン, 高前田 伸也, 本村 真人, 浅井 哲也, "直交位相検出TDCを用いたイメージセンサ用12-bit Single-Slope ADC," LSIとシステムのワークショップ2017, 東京大学, (東京), 2017年5月15-16日.
  34. ナ ソクジン, 池辺 将之, 横山 紗由里, 高前田 伸也, 本村 真人, 浅井 哲也, 間 久直, 藤田 陽一, 新井 康夫, "ソフトリセット機構を用いたイオン飛行時間計測用SOIイメージセンサ," LSIとシステムのワークショップ2017, 東京大学, (東京), 2017年5月15-16日.
  35. 山本 佳生, 池辺 将之, 浅井 哲也, 本村 真人, 高前田 伸也, "時分割多重機構を用いたイジングプロセッサの解精度向上手法の検討," LSIとシステムのワークショップ2017, 東京大学, (東京), 2017年5月15-16日.
  36. 熊澤 輝顕, 高前田 伸也, 池辺 将之, 浅井 哲也, 本村 真人, "メモリアクセスパターンを考慮した遅延評価によるZDD構築の高速化," 第30回 回路とシステムワークショップ, 北九州国際会議場, (北九州), 2017年5月11-12日.
  37. 米川 晴義, 中原 啓貴, 本村 真人, "電力性能効率に優れた二値化ディープニューラルネットワークのFPGA実装," 電子情報通信学会リコンフィギャラブルシステム研究会 , pp. 127-132, RECONF2016-69, 慶大日吉キャンパス, (横浜), 2017年1月25-27日.
  38. 藤井 智也, 佐藤 真平, 中原 啓貴, 本村 真人, "畳込みニューラルネットワークのニューロン刈りによるメモリ量削減とFPGA実現について," 電子情報通信学会リコンフィギャラブルシステム研究会 , pp. 55-60, RECONF2016-60, 慶大日吉キャンパス, (横浜), 2017年1月25-27日.
  39. 米川 晴義, 中原 啓貴, 本村 真人, "ディープニューラルネットワークの2値化と3値化の比較," 第30回多値論理とその応用研究会, MVL17-5, 石川県文教会館, (金沢), 2017年1月7-8日.
  40. 谷端 蒼, 牛田 実穂, 高前田 伸也, 池辺 将之, 本村 真人, 浅井 哲也, "輪郭情報からテクスチャを自動生成する非線形画像処理アルゴリズムとそのFPGA実装," 電子情報通信学会 ICD/CPSY 学生・若手研究会, 東京工業大学, (東京), 2016年12月15-16日.
  41. 廣瀨 一俊, 高前田 伸也, 池辺 将之, 浅井 哲也, 本村 真人, "深層畳み込みニューラルネットワークの転移学習による個人識別システム," 電子情報通信学会 ICD/CPSY 学生・若手研究会, 東京工業大学, (東京), 2016年12月15-16日.
  42. 肥田 格, 高前田 伸也, 池辺 将之, 本村 真人, 浅井 哲也, "ナイーブベイズ分類器を用いた動的分岐予測器の設計と評価," 電子情報通信学会 ICD/CPSY 学生・若手研究会, 東京工業大学, (東京), 2016年12月15-16日.
  43. 島田 武, 池辺 将之, 付 宇晗, 高前田 伸也, 本村 真人, 浅井 哲也, "局所移動平均を用いた補間曲線の性質とその回路応用," 電子情報通信学会 ICD/CPSY 学生・若手研究会, 東京工業大学, (東京), 2016年12月15-16日.
  44. 吉田 嵩志, 池辺 将之, 島田 武, 高前田 伸也, 本村 真人, 浅井 哲也, "大局および局所適応型輝度補正技術の効率的なハードウェア化の検討," 電子情報通信学会 ICD/CPSY 学生・若手研究会, 東京工業大学, (東京), 2016年12月15-16日.
  45. 横山 紗由里, ナ ソクジン, 内田 大輔, 池辺 将之, 本村 真人, 浅井 哲也, "直交位相検出TDCを用いたシングルスロープADCの回路構成検討," 電子情報通信学会 ICD/CPSY 学生・若手研究会, 東京工業大学, (東京), 2016年12月15-16日.
  46. 草野 穂高, 池辺 将之, 浅井 哲也, 本村 真人, "オーバーサンプリング・アンチエリアス技術を用いた8K解像度向け超解像," 日本光学会年次学術講演会, 筑波大学東京キャンパス文京校舎, (東京), Oct. 30-Nov. 2, 2016.
  47. 肥田 格, 池辺 将之, 浅井 哲也, 本村 真人, "高エネルギー効率プロセッサの実現に向けたナイーブベイズ分類器による動的分岐予測," 2016年電子情報通信ソサイエティ大会, 北海道大学, (札幌), 2016年9月20-23日.
  48. 岩丸 直登, 池辺 将之, 浅井 哲也, 本村 真人, "視線推定における黒目中心検出処理を行うセルオートマトンLSIアーキテクチャ," 2016年電子情報通信ソサイエティ大会, 北海道大学, (札幌), 2016年9月20-23日.
  49. 付 宇晗, 池辺 将之, 島田 武, 浅井 哲也, 本村 真人, "局所移動平均を用いた除算器の効率的な実装手法," 2016年電子情報通信ソサイエティ大会, 北海道大学, (札幌), 2016年9月20-23日.
  50. 草野 穂高, 池辺 将之, 浅井 哲也, 本村 真人, "アンチエイリアシングによるUHDTV向け単一画像超解像のFPGA実装," 2016年電子情報通信ソサイエティ大会, 北海道大学, (札幌), 2016年9月20-23日.
  51. 谷端 蒼, 牛田 実穂, 池辺 将之, 浅井 哲也, 本村 真人, "無地物体の動き検出のための縞模様形成アーキテクチャ," 2016年電子情報通信ソサイエティ大会, 北海道大学, (札幌), 2016年9月20-23日.
  52. 米川 晴義, 中原 啓貴, 本村 真人, "メモリベースに基づく2値化深層畳込みニューラルネットワークの実現," 電子情報通信学会リコンフィギャラブルシステム研究会 , pp. 127-132, RECONF2016-37, 富山大学, (富山), 2016年9月5-6日.
  53. 岩丸 直登, 池辺 将之, 浅井 哲也, 本村 真人, "黒目中心検出のためのハードウェア指向セルオートマトンモデルとその低電力アーキテクチャ," 2016年 電子情報通信学会NOLTAソサイエティ大会, 東京理科大学葛飾キャンパス, (東京), 2016年6月12日.
  54. 安藤 洸太, 折茂 健太郎, 植吉 晃大, 浅井 哲也, 本村 真人, "深層畳込みニューラルネットワークに向けたデータ流再構成型演算器アレイアーキテクチャ," 電子情報通信学会リコンフィギャラブルシステム研究会, 富士通研究所, (川崎), 2016年5月19-20日.
  55. 折茂 健太郎, 安藤 洸太, 植吉 晃大, 浅井 哲也, 本村 真人, "長期時系列予測が可能な順伝播時系列メモリネットワークのFPGAアーキテクチャ," 電子情報通信学会リコンフィギャラブルシステム研究会, 富士通研究所, (川崎), 2016年5月19-20日.
  56. 山本 佳生, 定久 紀基, 浅井 哲也, 本村 真人, "FPGAによる多重ハッシュを用いた頻出アイテムセットマイニングのストリームプロセッシング," 電子情報通信学会リコンフィギャラブルシステム研究会, 富士通研究所, (川崎), 2016年5月19-20日.
  57. 安藤 洸太, 折茂 健太郎, 植吉 晃大, 浅井 哲也, 本村 真人, "深層畳込みニューラルネットワークのアレイ型並列演算LSIアーキテクチャ," LSIとシステムのワークショップ, 東京大学生産技術研究所, (東京), 2016年5月16-17日.
  58. 折茂 健太郎, 安藤 洸太, 植吉 晃大, 浅井 哲也, 本村 真人, "時系列予測ニューラルネットワークのFPGAアーキテクチャ," LSIとシステムのワークショップ, 東京大学生産技術研究所, (東京), 2016年5月16-17日.
  59. 植吉 晃大, 丸亀 孝生, 浅井 哲也, 本村 真人, Schmid A., "並列・スケーラブルな制約付きボルツマンマシンのハードウェア実装におけるメモリエラー耐性評価," LSIとシステムのワークショップ, 東京大学生産技術研究所, (東京), 2016年5月16-17日.
  60. 草野 穂高, 池辺 将之, 浅井 哲也, 本村 真人, "アンチエイリアジングを用いた4K/8K対応の低メモリ・高速単一画像超解像," STARCフォーラム2015, 新横浜国際ホテル, (横浜), 2015年11月27日.
  61. 内田 大輔, 池辺 将之, 染谷 槙人, 築田 聡史, 浅井 哲也, 本村 真人, "CMOSイメージセンサ用低電力間欠動作カラムTDC," 電子情報通信学会ソサイエティ大会, 東北大学, (仙台), 2015年9月8-11日.
  62. 牛田 実穂, 石村 憲意, Schmid A., 浅井 哲也, 本村 真人, "無地物体の動き検出に向けた空間パターンの自己組織化モデルとその性能評価," IEICE NetSci-CCS合同ワークショップ, 第一滝本館, (登別市), 2015年8月6-7日.
  63. 石村 憲意, 牛田 実穂, Schmid A., 浅井 哲也, 本村 真人, "無地物体の奥行き検出に向けたパターン生成アルゴリズムとそのLSIアーキテクチャ," LSIとシステムのワークショップ, 北九州国際会議場, (北九州市), 2015年5月11-13日.
  64. 定久 紀基, 山本 佳生, 浅井 哲也, 本村 真人, "二重ハッシングによる類似検索ハードウェアアーキテクチャのFPGA実装," LSIとシステムのワークショップ, 北九州国際会議場, (北九州市), 2015年5月11-13日.
  65. 植吉 晃大, 浅井 哲也, 本村 真人, "深層学習プロセッサ実現に向けた制約付きボルツマンマシンの並列・スケーラブルアーキテクチャ," LSIとシステムのワークショップ, 北九州国際会議場, (北九州市), 2015年5月11-13日.
  66. 山本 佳生, 定久 紀基, 金 多厚, 福田 駿 エリック, 浅井 哲也, 本村 真人, "頻出アイテムセットマイニング高速化のためのストリームプロセッサ," LSIとシステムのワークショップ, 北九州国際会議場, (北九州市), 2015年5月11-13日.
  67. 定久 紀基, 山本 佳生, 金 多厚, 福田 駿 エリック, 浅井 哲也, 本村 真人, "Locality-Sensitive HashingのスケーラブルなハードウェアアーキテクチャのFPGA実装," 電子情報通信学会総合大会, 立命館大学びわこ・くさつキャンパス, (草津), 2015年3月10-13日.
  68. 森 政文, 伊藤 健之, 池辺 将之, 浅井 哲也, 黒田 忠広, 本村 真人, "動きベクトルの機械学習アーキテクチャとそのFPGA実装," STARCシンポジウム2015, 新横浜国際ホテル, (横浜), 2015年1月30日.
  69. 定久 紀基, 山本 佳生, 金 多厚, 福田 駿 エリック, 浅井 哲也, 本村 真人, "類似検索を行うLocality-Sensitive Hashingのスケーラブルなハードウェアアーキテクチャ," 電子情報通信学会集積回路研究会・コンピュータシステム研究会合同 平成26年度若手研究会, 機械振興会館, (東京), 2014年12月1-2日.
  70. 金 多厚, 肥田 格, 浅井 哲也, 本村 真人, "不揮発性メモリ搭載マイコンの低電力化を目的とした透過型命令キャッシュの提案と評価," 電子情報通信学会集積回路研究会・コンピュータシステム研究会合同 平成26年度若手研究会, 機械振興会館, (東京), 2014年12月1-2日.
  71. 石村 憲意, 小室 勝郎, Schmid A., 浅井 哲也, 本村 真人, "興奮性媒体の自発的活動による自己確率共鳴," 第3回 情報ネットワーク科学研究会・複雑コミュニケーションサイエンス研究会合同ワークショップ, CCS-016, 丸駒温泉, (千歳), 2014年8月7-8日.
  72. Gonzalez-Carabarin L., 浅井 哲也, 本村 真人, "Noise-driven computing architectures for coarse-grained devices towards molecular architectonics," 文部科学省科学研究費補助金「新学術領域研究」分子アーキテクトニクス領域会議, 天童温泉「滝の湯」, (山形), 2014年6月6-7日.
  73. 石村 憲意, 小室 勝郎, 浅井 哲也, 本村 真人, "興奮場における持続的集団ノイズ生成のメカニズム：外部雑音源を使わない確率共鳴," 文部科学省科学研究費補助金「新学術領域研究」分子アーキテクトニクス領域会議, 天童温泉「滝の湯」, (山形), 2014年6月6-7日.
  74. 小室 勝郎, 石村 憲意, 浅井 哲也, 本村 真人, "反応拡散モデルを応用した生物的ステガノグラフィシステムとその回路実装," 文部科学省科学研究費補助金「新学術領域研究」分子アーキテクトニクス領域会議, 天童温泉「滝の湯」, (山形), 2014年6月6-7日.
  75. Gonzalez-Carabarin L., 浅井 哲也, 本村 真人, "Mismatch-tolerant stochastic logic gates and their application to low-power asynchronous VLSI circuits," LSIとシステムのワークショップ, 北九州国際会議場, (北九州市), 2014年5月26-28日.
  76. 石村 憲意, 小室 勝郎, Schmid A., 浅井 哲也, 本村 真人, "統計的解析法に耐性のあるステガノグラフィアルゴリズムとそのFPGA実装," LSIとシステムのワークショップ, 北九州国際会議場, (北九州市), 2014年5月26-28日.
  77. 肥田 格, 平尾 岳志, 金 多厚, 浅井 哲也, 本村 真人, "組み込みプロセッサの低電力化に向けた限定的動的再構成アクセラレータの設計と評価," LSIとシステムのワークショップ, 北九州国際会議場, (北九州市), 2014年5月26-28日.
  78. 渡辺 佳織, 内田 大輔, 染谷 槙人, 池辺 将之, 浅井 哲也, 本村 真人, "イメージセンサ用複数位相型TDCに向けたCDS機構," LSIとシステムのワークショップ, 北九州国際会議場, (北九州市), 2014年5月26-28日.
  79. 定久 紀基, 福田 駿 エリック, 浅井 哲也, 本村 真人, "実データ統計を用いた動的なMemcached評価用ロードジェネレータ," 電子情報通信学会総合大会, 新潟大学 五十嵐キャンパス, (新潟), 2014年3月18-21日.
  80. Gonzalez-Carabarin L., 浅井 哲也, 本村 真人, "Stochastic Circuit Design for Molecular Architectonics," 第4回分子アーキテクトニクス研究会, 東京大学山上会館, (東京), 2014年3月11-12日.
  81. 松山 健人, 真田 祐樹, 大畑 克樹, 大平 貴徳, 築田 聡史, 五十嵐 正樹, 池辺 将之, 浅井 哲也, 本村 真人, 黒田 忠広, "省メモリ指向ステレオマッチングアルゴリズムのLSIアーキテクチャ," STARCシンポジウム2014, 新横浜国際ホテル, (横浜), 2014年1月29日.
  82. 福田 駿 エリック, 定久 紀基, 井上 浩明, 竹中 崇, 浅井 哲也, 本村 真人, "二重キャッシングによるMemcached高速化の提案," 電子情報通信学会 リコンフィギャラブルシステム研究会, 慶応義塾大学, (日吉), 2014年1月28-29日.
  83. 森 政文, 伊藤 健之, 池辺 将之, 浅井 哲也, 黒田 忠広, 本村 真人, "高速撮像を前提とする動きベクトル演算の簡素化アーキテクチャとその機械学習応用," 電子情報通信学会 集積回路研究会 学生・若手研究会, 京都大学, (京都), 2014年1月28-29日.
  84. 金 多厚, 平尾 岳志, 肥田 格, 浅井 哲也, 本村 真人, "命令キャッシュ導入によるフラッシュメモリ搭載マイコンの低電力化," 情報処理学会 計算機アーキテクチャ研究会, 東京工業大学, (東京), 2014年1月23-24日.
  85. 石村 憲意, 小室 勝郎, Schmid A., 浅井 哲也, 本村 真人, "縞・斑点画像を生成／修復する反応拡散モデルのFPGA実装," 第3回バイオメトリクスと認識・認証シンポジウム, pp. 98-103, A10-1, 日本科学未来館, (東京), 2013年11月26-27日.
  86. 小室 勝郎, 石村 憲意, Schmid A., 浅井 哲也, 本村 真人, "ハードウェア向け反応拡散モデルの電子透かし応用とそのFPGA実装," 計測自動制御学会 システム・情報部門 学術講演会 2013, ピアザ淡海, (大津), 2013年11月18-20日.
  87. 福田 駿 エリック, 川島 英之, 井上 浩明, 藤井 太郎, 古田 浩一朗, 浅井 哲也, 本村 真人, "リコンフィギュラブルハードウェアを用いた高速ストリーム処理の一検討," 電子情報通信学会 リコンフィギャラブルシステム研究会, 北陸先端科学技術大学院大学, (能美), 2013年9月18-19日.
  88. 平尾 岳志, 金 多厚, 肥田 格, 浅井 哲也, 本村 真人, "低消費電力プロセッサのための限定的動的再構成アーキテクチャ," 電子情報通信学会 リコンフィギャラブルシステム研究会, 北陸先端科学技術大学院大学, (能美), 2013年9月18-19日.
  89. 松山 健人, 真田 祐樹, 大畑 克樹, 大垣 哲郎, 大平 貴徳, 築田 聡史, 五十嵐 正樹, 池辺 将之, 浅井 哲也, 本村 真人, 黒田 忠広, "ハードウェア指向ステレオマッチングアルゴリズムのアーキテクチャとそのFPGA実装," VDECデザイナーズフォーラム2013, 東京大学武田先端知ビル, (東京), 2013年8月25-26日.
  90. Gonzalez-Carabarin L., 浅井 哲也, 本村 真人, "ゆらぎ利用しきい論理素子による非同期式論理回路の設計," 2013年度第2回電子情報通信学会 NetSci/CCS研究会 合同ワークショップ, (新篠津), 2013年8月.
  91. 福田 駿 エリック, 川島 英之, 井上 浩明, 浅井 哲也, 本村 真人, "C言語による動的リコンフィギュラブルハードウェアへのWindow Joinの実装," 電子情報通信学会 情報ネットワーク研究会, (福井), 2013年6月.
  92. 石村 憲意, Schmid A., 浅井 哲也, 本村 真人, "ハードウェア実装に向けた反応拡散ステガノグラフィモデル," 2013年度第1回電子情報通信学会複雑コミュニケーションサイエンス時限研究会, (草津), 2013年6月.
  93. 平尾 岳志, 安達 琢, 浅井 哲也, 本村 真人, "低消費電力プロセッサのための限定的動的再構成アーキテクチャの提案," 先進的計算基盤システムシンポジウム, (仙台), 2013年5月.
  94. 大平 貴徳, 真田 祐樹, 築田 聡史, 五十嵐 正樹, 池辺 将之, 浅井 哲也, 本村 真人, "省メモリ指向一枚超解像 アーキテクチャとそのFPGA実装," LSIとシステムのワークショップ, (北九州), 2013年5月.
  95. 染谷 槙人, 内田 大輔, 池辺 将之, 本久 順一, 浅井 哲也, 本村 真人, "CMOSイメージセンサ用シングルスロープA/D変換器の高速化および低電力化," LSIとシステムのワークショップ, (北九州), 2013年5月.
  96. 石村 憲意, 浅井 哲也, 本村 真人, "強制Chua発振器の集団におけるArray-Enhancedカオス共鳴," 電子情報通信学会非線形問題研究会, (札幌), 2013年1月.
  97. 真田 祐樹, 五十嵐 正樹, 池辺 将之, 浅井 哲也, 本村 真人, 大畑 克樹, 黒田 忠広, "イメージセンサ-プロセッサ三次元集積システムにおける深度マップ生成：アルゴリズムと回路アーキテクチャ," STARCシンポジウム2013, (横浜), 2013年1月.
  98. 内田 大輔, 池辺 将之, 浅井 哲也, 本村 真人, 竹 康宏, 黒田 忠広, "複数位相型TDCを用いたCMOSイメージセンサ用 Single-Slope ADC," STARCシンポジウム2013, (横浜), 2013年1月.
  99. 真田 祐樹, 尹 征一, 浅井 哲也, 本村 真人, 竹中 崇, "ウェーブレット縮退の多段化に基づくデノイズLSIの省メモリアーキテクチャ," LSIとシステムのワークショップ, (北九州), 2012年5月.
  100. 平尾 岳志, 安達 琢, 浅井 哲也, 本村 真人, "プロセッサの低電力化に向けた連鎖型データパスの実装と電力評価," LSIとシステムのワークショップ, (北九州), 2012年5月.
  101. 安達 琢, 平尾 岳志, 浅井 哲也, 本村 真人, "低消費電力プロセッサのための連鎖型データパスの提案I," 電子情報通信学会総合大会, (岡山), 2012年3月.
  102. 平尾 岳志, 安達 琢, 浅井 哲也, 本村 真人, "低消費電力プロセッサのための連鎖型データパスの提案II," 電子情報通信学会総合大会, (岡山), 2012年3月.
  103. 石村 憲意, 浅井 哲也, 本村 真人, "外力を受けるチュア発振回路におけるカオス共鳴," 電子情報通信学会総合大会, (岡山), 2012年3月.
  104. 宮 曦媛, 浅井 哲也, 本村 真人, "パルス演算に基づくLDPCエラー訂正処理とそのアーキテクチャ," 電子情報通信学会総合大会, (岡山), 2012年3月.
  105. 松浦 正和, 浅井 哲也, 本村 真人, "ディジタル発振器群における雑音誘起位相同期," 電子情報通信学会総合大会, (岡山), 2012年3月.
  106. 尹 征一, 真田 祐樹, 浅井 哲也, 本村 真人, 竹中 崇, "ウェーブレット縮退の多段化によるデノイズ画像処理とそのLSIアーキテクチャ: Part I," 電子情報通信学会総合大会, (岡山), 2012年3月.
  107. 真田 祐樹, 尹 征一, 浅井 哲也, 本村 真人, 竹中 崇, "ウェーブレット縮退の多段化によるデノイズ画像処理とそのLSIアーキテクチャ: Part II," 電子情報通信学会総合大会, (岡山), 2012年3月.
  108. 吉田 和徳, 宇田川 玲, 浅井 哲也, 本村 真人, "正帰還アンプのヒステリシスを利用した極低電圧・低消費電力 メモリ回路の試作と評価," 電子情報通信学会ソサイエティ大会, (札幌), 2011年9月.
  109. 安達 琢, 浅井 哲也, 本村 真人, "抵抗変化型メモリを用いたアナログ STDP シナプスデバイス," 電子情報通信学会ソサイエティ大会, (札幌), 2011年9月.
  110. 石村 憲意, 浅井 哲也, 本村 真人, "Chuaのダブルスクロール系におけるカオス共鳴," 電子情報通信学会ソサイエティ大会, (札幌), 2011年9月.
  111. 宮 曦媛, 浅井 哲也, 本村 真人, "メモリスタを拡散結合に用いた興奮場モデルの数値解析," 電子情報通信学会ソサイエティ大会, (札幌), 2011年9月.
  112. 松浦 正和, 浅井 哲也, 本村 真人, "雑音誘起位相同期の応用に向けた水晶発振器の位相変調回路," 電子情報通信学会ソサイエティ大会, (札幌), 2011年9月.
  113. 安達 琢, 赤穂 伸雄, 浅井 哲也, 本村 真人, "メモリスタ-CMOSハイブリッド回路による非対称STDPシナプスデバイス," 電子情報通信学会非線形問題研究会, (知床), 2011年6月.
  114. 石村 憲意, 浅井 哲也, 本村 真人, "ダフィング方程式に基づく電子回路向けカオスダイナミクスと アナログ電子回路によるカオス共鳴実験," 電子情報通信学会非線形問題研究会, (知床), 2011年6月.
  115. 宮 曦媛, 赤穂 伸雄, 浅井 哲也, 本村 真人, "ユニポーラ型ReRAMネットワークを用いた経路探索アナログガジェット," 電子情報通信学会非線形問題研究会, (知床), 2011年6月.
  116. 松浦 正和, 宇田川 玲, 浅井 哲也, 本村 真人, "微小電流による位相変調が可能なアナログCMOS発振器群における雑音誘起位相同期," 電子情報通信学会非線形問題研究会, (知床), 2011年6月.

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