時系列データの予測に向けたニューラルネットワークとして最も有名なモデルはリカレントニューラルネットワーク（RNN）である。しかしRNNの学習法のひとつで、最もよく用いられているBackpropagation Through Time 法（BPTT 法）では、勾配消失問題により長期の時系列データ予測は極めて難しい問題とされる。この問題に対し、帰還路ではなく時間領域フィルタを多層ニューラルネットワークの任意の中間層に備えることにより、時系列データ予測を可能とするネットワークが提案された。FSMNは従来のネットワークとは異なり、時間領域フィルタにより時間的特徴を掴み、時系列データの予測を行うことを目指したネットワークである。また、ニューラルネットワークの処理は莫大な積和演算により行われており、従来のCPUによる逐次処理では膨大な演算時間を必要とする。そのため時系列データ向けのニューラルネットワークの大目的である未来を予測するということが、演算の遅延により実現できないことが容易に起こり得る。したがって、ハードウェアによる高速な処理が求められている。このネットワークのハードウェア化へ向けて提案するアーキテクチャは、ネットワーク構造および時間領域フィルタの有無に制約を設け、それに合わせて、演算ユニットを構成し、FSMNを部分並列・部分時分割処理により実現する。また、時分割処理によって生じる総和処理を、時間領域フィルタと共通のリソースを利用することで低資源での処理を可能にした。さらに、アーキテクチャのRTL設計および論理合成を行い、この提案アーキテクチャが設計者が望むネットワーク規模に柔軟に対応できることを確かめた。またFSMNのモデル解析を行い、時間領域フィルタのタップ数と予測精度の関係性を確かめた。この結果を考慮し、このアーキテクチャおよび固定小数点演算上でのLSTM（従来手法）の比較を行い、このアーキテクチャが長期の時間依存性を考慮した高い予測精度を持っているということを示した。
学術論文
Kaneko T., Orimo K., Hida I., Takamaeda-Yamazaki S., Ikebe M., Motomura M., and Asai T., "A study on a low power optimization algorithm for an edge-AI Device," Nonlinear Theory and Its Applications, vol. E10-N, no. 4, pp. 373-389 (2019).
Ando K., Ueyoshi K., Orimo K., Yonekawa H., Sato S., Nakahara H., Takamaeda-Yamazaki S., Ikebe M., Asai T., Kuroda T., and Motomura M., "BRein memory: a single-chip binary/ternary reconfigurable in-memory deep neural network accelerator achieving 1.4TOPS at 0.6W," IEEE Journal of Solid-State Circuits, vol. 53, no. 4, pp. 983-994 (2018).
国際会議
Hirose K., Uematsu R., Ando K., Orimo K., Ueyoshi K., Ikebe M., Asai T., Takamaeda-Yamazaki S., and Motomura M., "Logarithmic Compression for Memory Footprint Reduction in Neural Network Training," 5th International Workshop on Computer Systems and Architectures (CSA 2017), Aomori Prefecture Tourist Center, Aomori, Japan (Nov. 19-22, 2017).
Ando K., Ueyoshi K., Hirose K., Orimo K., Yonekawa H., Sato S., Nakahara H., Ikebe M., Takamaeda-Yamazaki S., Asai T., Kuroda T., and Motomura M., "In-Memory Area-Efficient Signal Streaming Processor Design for Binary Neural Networks," 60th IEEE International Midwest Symposium on Circuits and Systems (MWSCAS 2017), Tufts University, Boston, USA (Aug. 6-9, 2017).
Ando K., Ueyoshi K., Orimo K., Yonekawa H., Sato S., Nakahara H., Ikebe M., Asai T., Takamaeda-Yamazaki S., Kuroda T., and Motomura M., "BRein memory: a 13-layer 4.2 K neuron/0.8 M synapse binary/ternary reconfigurable in-memory deep neural network accelerator in 65 nm CMOS," 2017 Symposia on VLSI Technology and Circuits, Rihga Royal Hotel, Kyoto, Japan (Jun. 5-8, 2017).
Ueyoshi K., Ando K., Orimo K., Ikebe M., Asai T., and Motomura M., "Exploring optimized accelerator design for binarized convolutional neural networks," The 2017 International Joint Conference on Neural Networks, William A. Egan Civic and Convention Center, Alaska, USA (May 14-19, 2017).
Ando K., Ueyoshi K., Orimo K., Ikebe M., Takamaeda-Yamazaki S., Asai T., and Motomura M., "Throughput analysis of a data-flow reconfigurable array architecture for convolutional neural networks," The 5th RIEC International Symposium on Brain Functions and Brain Computer, Tohoku University, Sendai, Japan (Feb. 27-28, 2017).
Orimo K., Ando K., Ueyoshi K., Ikebe M., Asai T., and Motomura M., "FPGA architecture for feed-forward sequential memory network targeting long-term time-series forecasting," 2016 International Conference on Reconfigurable Computing and FPGAs, Iberostar Cancun hotel, Cancun, Mexico (Nov. 30-Dec. 2, 2016).
