北海道大学 大学院情報科学研究院

卒業生とその進路

アプリケーションに寄り添ったカスタムアーキテクチャ・回路とそれを支えるソフトウェア技術の進化


高前田 伸也

2019 年度 東京大学へ異動 ／准教授

研究の概要

FPGAなどの再構成可能ハードウェアや、新しいアクセラレータデバイスを用いた、高効率なカスタムコンピュータについて研究を行いました。 特に、特定のアプリケーションの高速化する専用ハードウェアシステムに関する研究や、FPGAハードウェアを効率的に開発するための言語やコンパイラなどのソフトウェアに関する研究を合わせて進めてきました。（個人ページへのリンク）

学術論文

  1. Ou Y., Ambalathankandy P., Ikebe M., Takamaeda-Yamazaki S., Motomura M., and Asai T., "Real-time tone mapping: a survey and cross-implementation hardware benchmark," IEEE Transactions on Circuits and Systems for Video Technology, vol. 32, no. 5, pp. 2666-2686 (2022).
  2. Yamamoto K., Kawamura K., Ando K., Mertig N., Takemoto T., Yamaoka M., Teramoto H., Sakai A., Takamaeda-Yamazaki S., and Motomura M., "STATICA: A 512-Spin 0.25M-Weight Annealing Processor With an All-Spin-Updates-at-Once Architecture for Combinatorial Optimization With Complete Spin–Spin Interactions," IEEE Journal of Solid-State Circuits, vol. 56, no. 1, pp. 165-178 (2020).
  3. Hirayama Y., Asai T., Motomura M., and Takamaeda-Yamazaki S., "A hardware-efficient weight sampling circuit for Bayesian neural networks," International Journal of Networking and Computing, vol. 10, no. 2, pp. 84-93 (2020).
  4. （招待論文）本村 真人, 高前田 伸也, 植吉 晃大, 安藤 洸太, 廣瀨 一俊, "深層ニューラルネットワーク向けプロセッサ技術の実例と展望," 電子情報通信学会論文誌C, vol. J103-C, no. 5, pp. 288-297 (2020).
  5. Ando K., Ueyoshi K., Oba Y., Hirose K., Uematsu R., Kudo T., Ikebe M., Asai T., Takamaeda-Yamazaki S., and Motomura M., "Dither NN: hardware/algorithm co-design for accurate quantized neural networks," IEICE Transactions on Information and Systems, vol. E102, pp. 2341-2353 (2019).
  6. Yamamoto K., Ikebe M., Asai T., Motomura M., and Takamaeda-Yamazaki S., "FPGA-based annealing processor with time-division multiplexing," IEICE Transactions on Information and Systems, vol. E102-D, no. 12, pp. 2295-2305 (2019).
  7. Kaneko T., Orimo K., Hida I., Takamaeda-Yamazaki S., Ikebe M., Motomura M., and Asai T., "A study on a low power optimization algorithm for an edge-AI Device," Nonlinear Theory and Its Applications, vol. E10-N, no. 4, pp. 373-389 (2019).
  8. Kaneko T., Ikebe M., Takamaeda-Yamazaki S., Motomura M., and Asai T., "Hardware-oriented algorithm and architecture for generative adversarial networks," Journal of Signal Processing, vol. 23, no. 4, pp. 151-154 (2019).
  9. Ueyoshi K., Ando K., Hirose K., Takamaeda-Yamazaki S., Hamada M., Kuroda T., and Motomura M., "QUEST: Multi-purpose log-quantized DNN inference engine stacked on 96-MB 3-D SRAM using inductive coupling technology in 40-nm CMOS," IEEE Journal of Solid-State Circuits, vol. 54, no. 1, pp. 186-196 (2019).
  10. Hirose K., Uematsu R., Ando K., Ueyoshi K., Ikebe M., Asai T., Motomura M., and Takamaeda-Yamazaki S., "Quantization error-based regularization for hardware-aware neural network training," Nonlinear Theory and Its Applications, vol. E9-N, no. 4, pp. 453-465 (2018).
  11. Ambalathankandy P., Takamaeda-Yamazaki S., Motomura M., Asai T., Ikebe M., and Kusano H., "Real-time HDTV to 4K and 8K-UHD conversions using anti-aliasing based super resolution algorithm on FPGA," Microprocessors and Microsystems, vol. 61, pp. 21-31 (2018).
  12. Ando K., Ueyoshi K., Orimo K., Yonekawa H., Sato S., Nakahara H., Takamaeda-Yamazaki S., Ikebe M., Asai T., Kuroda T., and Motomura M., "BRein memory: a single-chip binary/ternary reconfigurable in-memory deep neural network accelerator achieving 1.4TOPS at 0.6W," IEEE Journal of Solid-State Circuits, vol. 53, no. 4, pp. 983-994 (2018).
  13. Tanibata A., Schmid A., Takamaeda-Yamazaki S., Ikebe M., Motomura M., and Asai T., "Proto-computing architecture over a digital medium aiming at real-time video processing," Complexity, vol. 2018, 3618621 (2018).
  14. Tsuji T., Ikebe M., Takamaeda-Yamazaki S., Motomura M., and Asai T., "6-DoF camera position and posture estimation based on local patches of image sequence," Journal of Signal Processing, vol. 21, no. 4, pp. 191-194 (2017).
  15. Ando K., Takamaeda-Yamazaki S., Ikebe M., Asai T., and Motomura M., "A multithreaded CGRA for convolutional neural network processing," Circuits and Systems, vol. 8, no. 6, pp. 149-170 (2017).
  16. Hida I., Takamaeda-Yamazaki S., Ikebe M., Motomura M., and Asai T., "An energy-efficient dynamic branch predictor with a two-clock-cycle naive Bayes classifier for pipelined RISC microprocessors," Nonlinear Theory and Its Applications, vol. E8-N, no. 3, pp. 235-245 (2017).
  17. Hida I., Takamaeda-Yamazaki S., Ikebe M., Motomura M., and Asai T., "A high performance and energy efficient microprocessor with a novel restricted dynamically reconfigurable accelerator," Circuits and Systems, vol. 8, no. 5, pp. 134-147 (2017).
  18. 菊谷 雄真, 山野 龍佑, 高前田 伸也, 梅本 敏孝, 小幡 卓司, 早川 潔, "Consideration on Utilization of FPGA Accelerator in CPU/FPGA Mixed Device," 一般社団法人数理科学会論文集, vol. 18, no. 1, pp. 9-14 (2017).
  19. （招待論文）渡邊 実, 佐野 健太郎, 高前田 伸也, 三好 健文, 中條 拓伯, "Japanese high-level synthesis tools for FPGA hardware acceleration," 電子情報通信学会論文誌B, vol. J100-B, (2017), in press.
  20. Yuttakonkit Y., Takamaeda-Yamazaki S., and Nakashima Y., "Performance optimization of light-field applications on GPU," IEICE Transactions on Information and Systems, vol. E100-D, (2017), in press.

特許

  1. 黒川 圭一, 中江 達哉, 高前田 伸也, 大羽 由華, "演算処理方法、演算処理装置及びプログラム," PCT/JP2019/021060 (2019年5月28日).

招待講演／セミナー

  1. Takamaeda-Yamazaki S., "QUEST: A Log-Quantized Deep Neural Network Engine with 3D Stacking SRAMs," 18th International Forum on MPSoC for Software-defined Hardware (MPSoC 2018), The Cliff Lodge, Snowbird, USA (Jul. 31, 2018).
  2. Takamaeda-Yamazaki S., "Making Efficient Quantized Neural Network Engine by Hardware/Algorithm Co-Design," 27th International Workshop on Post-Binary ULSI Systems (ULSI 2018), Johannes Kepler University of Linz, Linz, Austria (May 15, 2018).
  3. 高前田 伸也, "量子化ニューラルネットワークのためのハードウェアとアルゴリズムの協調設計," AIMaPワークショップ「⾮ノイマン型計算、理論と応⽤」, Hokkaido University, Sapporo, Japan (Mar. 30, 2018).
  4. 高前田 伸也, "アーキテクチャとアルゴリズムの協調設計による高効率深層学習処理," 情報基盤センター講演会, Hokkaido University, Sapporo, Japan (Jan. 22, 2018).
  5. 高前田 伸也, "アーキテクチャとアルゴリズムの協調による高度知的コンピューティング技術," 東京大学コンピュータ科学専攻講演会, Tokyo, Japan (Dec. 4, 2017).
  6. 高前田 伸也, "ディジタル回路から," 京都工芸繊維大学特別講義, Kyoto, Japan (Nov. 27, 2017).
  7. Takamaeda-Yamazaki S., "Accelerating deep learning by hardware/algorithm co-design," International Workshop on Advances in Networking and Computing (WANC 2017), Aomori Prefecture Tourist Center, Aomori, Japan (Nov. 19-22, 2017).
  8. 高前田 伸也, "アルゴリズムとハードウェアの協調設計によるディープラーニングアクセラレーション," Design Solution Forum 2017, Shin-Yokohama International Hotel, Yokohama, Japan (Oct. 13, 2017).
  9. 高前田 伸也, "アルゴリズムとハードウェアの協調設計による新時代コンピューティング," 電子情報通信学会集積回路研究会 (ICD), Hokkaido University, Sapporo, Japan (Jul. 31-Aug. 2, 2017).
  10. Takamaeda-Yamazaki S., "Energy-Efficient In-Memory Neural Network Processor," The 17th International Forum on MPSoC for Software-defined Hardware (MPSoC 2017), Les Tresoms Hotel, Annecy, France (Jul. 2-7, 2017).
  11. 植吉 晃大, 高前田 伸也, 池辺 将之, 浅井 哲也, 本村 真人, "ハードウェアディープラーニングアクセラレータの研究動向," 2017年電子情報通信学会総合大会 シンポジウムセッション「神経回路ハードウェア研究の最前線」, Meijo University, Nagoya, Japan (Mar. 22, 2017).
  12. 高前田 伸也, "ゆるふわコンピュータ," 情報処理学会第79回全国大会 IPSJ-ONE, 名古屋大学, 名古屋, 日本 (Mar. 18, 2017).
  13. 高前田 伸也, "Pythonによるカスタム可能な高位設計技術," Design Solution Forum 2016, Shin-Yokohama International Hotel, Yokohama, Japan (Oct. 14, 2016).
  14. 高前田 伸也, "ハードウェアはやわらかい," 第15回情報科学技術フォーラム (FIT 2016) 助教が吼える！各界の若手研究者大集合, Toyama University, Toyama, Japan (Sep. 9, 2016).
  15. 高前田 伸也, "Customizable Hardware Abstraction," The 16th International Forum on MPSoC for Software-defined Hardware (MPSoC 2016), Nara Hotel, Nara, Japan (Jul. 11-15, 2016).

国際会議

  1. Shiba K., Omori T., Ueyoshi K., Ando K., Hirose K., Takamaeda-Yamazaki S., Motomura M., Hamada M., and Kuroda T., "A 3D-Stacked SRAM using Inductive Coupling with Low-Voltage Transmitter and 12:1 SerDes," 2020 IEEE International Symposium on Circuits and Systems (ISCAS), Online, Seville, Spain (Oct. 10-21, 2020).
  2. Yamamoto K., Ando K., Mertig N., Takemoto T., Yamaoka M., Teramoto H., Sakai A., Takamaeda-Yamazaki S., and Motomura M., "STATICA: A 512-spin 0.25M-weight full-digital annealing processor with a near-memory all-spin-updates-at-once architecture for combinatorial optimization with complete spin-spin interactions," 2020 International Solid-State Circuits Conference (ISSCC 2020), San Francisco Marriott Marquis, San Francisco, USA (Feb. 16-20, 2020).
  3. Ambalathankandy P., Ou Y., Kochiyil J., Takamaeda-Yamazaki S., Motomura M., Asai T., and Ikebe M., "Radiography contrast enhancement: smoothed LHE filter, a practical solution for digital X-rays with Mach band," 2019 International Conference on Digital Image Computing: Techniques and Applications, University of Western Australia, Perth, Australia (Dec. 2-4, 2019).
  4. Hirayama Y., Asai T., Motomura M., and Takamaeda-Yamazaki S., "A Resource-efficient weight sampling method for Bayesian neural networks accelerators," The 7th International Symposium on Computing and Networking (CANDAR 2019), Nagasaki Civic Center, Nagasaki, Japan (Nov. 26-29, 2019).
  5. Oba Y., Ando K., Asai T., Motomura M., and Takamaeda-Yamazaki S., "DeltaNet: differential binary neural network," IEEE International Conference on Application-specific Systems, Architectures and Processors (ASAP 2019), Cornell Tech, New York, USA (Jul. 15-17, 2019).
  6. Kaneko T., Ikebe M., Takamaeda-Yamazaki S., Motomura M., and Asai T., "Hardware-oriented algorithm and architecture for generative adversarial networks," The 2019 RISP International Workshop on Nonlinear Circuits, Communications and Signal Processing, pp. 446-449, Hilton Waikiki Beach Hotel, Honolulu, USA (Mar. 4-7, 2019).
  7. Suzuki S., Rim S., Takamaeda-Yamazaki S., Ikebe M., Motomura M., and Asai T., "Experimental demonstration of physical reservoir computing with nonlinear electronic devices," The 2019 RISP International Workshop on Nonlinear Circuits, Communications and Signal Processing, Hilton Waikiki Beach Hotel, Honolulu, USA (Mar. 4-7, 2019).
  8. Minamikawa K., Takamaeda-Yamazaki S., Ikebe M., Motomura M., and Asai T., "FPGA-based FORCE learning accelerator towards real-time online reservoir computing," The 2019 RISP International Workshop on Nonlinear Circuits, Communications and Signal Processing, Hilton Waikiki Beach Hotel, Honolulu, USA (Mar. 4-7, 2019).
  9. Kaneko T., Ikebe M., Takamaeda-Yamazaki S., Motomura M., and Asai T., "Ternarized backpropagation: a hardware-oriented optimization algorithm for edge-oriented AI devices," The 7th RIEC International Symposium on Brain Functions and Brain Computer, Research Institute of Electrical Communication, Tohoku University, Sendai, Japan (Feb. 22-23, 2019).
  10. Rim S., Suzuki S., Takamaeda-Yamazaki S., Ikebe M., Motomura M., and Asai T., "Approach to reservoir computing with Schmitt trigger oscillator-based analog neural circuits," The 7th Japan-Korea Joint Workshop on Complex Communication Sciences, C5, Alpensia, Pyengonchang, Korea (Jan. 6-9, 2019).
  11. Ando K., Ueyoshi K., Oba Y., Hirose K., Uematsu R., Kudo T., Ikebe M., Asai T., Takamaeda-Yamazaki S., and Motomura M., "Dither NN: an accurate neural network with dithering for low bit-precision hardware," The 2018 International Conference on Field-Programmable Technology (FPT'18), Tenbusu-Naha Hall, Naha, Japan (Dec. 10-14, 2018).
  12. Ambalathankandy P., Shimada T., Takamaeda-Yamazaki S., Motomura M., Asai T., and Ikebe M., "Analysis of smoothed LHE methods for processing images with optical illusions," IEEE International Conference on Visual Communications and Image Processing, Tempus Hotel Taichung , Taichung, Taiwan (Dec. 9-12, 2018).
  13. Kaneko T., Ikebe M., Takamaeda-Yamazaki S., Motomura M., and Asai T., "A study on ternary back propagation algorithm for embedded egde-AI processing," Joint workshop of UCL-ICN, NTT, UCL-Gatsby and AIBS: Analysis and Synthesis for Human/Artificial Cognition and Behaviour, Seaside House, Okinawa Institute of Science and Technology, Okinawa, Japan (Oct. 22-23, 2018).
  14. Kudo T., Ueyoshi K., Ando K., Hirose K., Uematsu R., Oba Y., Ikebe M., Asai T., Motomura M., and Takamaeda-Yamazaki S., "Area and energy optimization for bit-serial log-quantized DNN Accelerator with shared accumulators," IEEE 12th International Symposium on Embedded Multicore/Many-core Systems-on-Chip, Vietnam National University, Hanoi, Vietnam (Sep. 12-14, 2018).
  15. Shimada T., Ikebe M., Ambalathankandy P., Takamaeda-Yamazaki S., Motomura M., and Asai T., "Sparse disparity estimation using global phase only correlation for stereo matching acceleration," 2018 IEEE International Conference on Acoustics, Speech and Signal Processing, Calgary Telus Convention Center, Alberta, Canada (Apr. 15-20, 2018).
  16. Uematsu R., Ando K., Ueyoshi K., Hirose K., Ikebe M., Asai T., Takamaeda-Yamazaki S., and Motomura M., "Exploring CNN accelerator design space on a dynamically reconfigurable hardware platform," The 21st Workshop on Synthesis And System Integration of Mixed Information Technologies (SASIMI 2018), Kunibiki Messe, Matsue, Japan (Mar. 26-27, 2018).
  17. Iwamaru N., Takamaeda-Yamazaki S., Ikebe M., Motomura M., and Asai T., "A novel iris-center detection algorithm towards gaze estimation targeting molecular cellular automata," International Workshop on Molecular Architectonics 2018, P-25, Osaka University, Osaka, Japan (Mar. 2-3, 2018).
  18. Ueyoshi K., Ando K., Hirose K., Takamaeda-Yamazaki S., Kadomoto J., Miyata T., Hamada M., Kuroda T., and Motomura M., "QUEST: A 7.49-TOPS Multi-Purpose Log-Quantized DNN Inference Engine Stacked on 96MB 3D SRAM using Inductive-Coupling Technology in 40nm CMOS," 2018 International Solid-State Circuits Conference (ISSCC 2018), San Francisco Marriott Marquis, San Francisco, US (Feb. 11-15, 2018).
  19. Takamaeda-Yamazaki S., Ueyoshi K., Ando K., Uematsu R., Hirose K., Ikebe M., Asai T., and Motomura M., "Accelerating Deep Learning by Binarized Hardware," Asia-Pacific Signal and Information Processing Association Annual Summit and Conference 2017 (APSIPA ASC 2017), Aloft Kuala Lumpur Sentral Sentral, Kuala Lumpur, Malaysia (Dec. 12-15, 2017).
  20. Hirose K., Ando K., Ueyoshi K., Ikebe M., Asai T., Motomura M., and Takamaeda-Yamazaki S., "Quantization Error-based Regularization in Neural Networks," Thirty-seventh SGAI International Conference on Artificial Intelligence (SGAI 2017), Peterhouse College, Cambridge, England (Dec. 12-14, 2017).
  21. Hida I., Ueyoshi K., Takamaeda-Yamazaki S., Ikebe M., Motomura M., and Asai T., "Sign-invariant unsupervised learning facilitates weighted-sum computation in analog neural-network devices," 2017 International Symposium on Nonlinear Theory and Its Applications, Cancun International Convention Center, Cancun, Mexico (Dec. 4-7, 2017).
  22. Hirose K., Uematsu R., Ando K., Orimo K., Ueyoshi K., Ikebe M., Asai T., Takamaeda-Yamazaki S., and Motomura M., "Logarithmic Compression for Memory Footprint Reduction in Neural Network Training," 5th International Workshop on Computer Systems and Architectures (CSA 2017), Aomori Prefecture Tourist Center, Aomori, Japan (Nov. 19-22, 2017).
  23. Hirose K., Uematsu R., Ando K., Ueyoshi K., Ikebe M., Asai T., Motomura M., and Takamaeda-Yamazaki S., "A Regularization Approach for Quantized Neural Networks," International Workshop on Highly Efficient Neural Networks Design (HENND 2017), Lotte Hotel City Center, Seoul, Korea (Oct. 20-20, 2017).
  24. Tanibata A., Schmid A., Takamaeda-Yamazaki S., Ikebe M., Motomura M., and Asai T., "FPGA implementation of edge-guided pattern generation for motion-vector estimation of textureless objects (demo night)," The 27th International Conference on Field-Programmable Logic and Applications, Culture and Convention Center Het Pand, Ghent, Belgium (Sep. 4-8, 2017).
  25. Ando K., Ueyoshi K., Hirose K., Orimo K., Yonekawa H., Sato S., Nakahara H., Ikebe M., Takamaeda-Yamazaki S., Asai T., Kuroda T., and Motomura M., "In-Memory Area-Efficient Signal Streaming Processor Design for Binary Neural Networks," 60th IEEE International Midwest Symposium on Circuits and Systems (MWSCAS 2017), Tufts University, Boston, USA (Aug. 6-9, 2017).
  26. Ueyoshi K., Ikebe M., Asai T., Takamaeda-Yamazaki S., and Motomura M., "Hardware accelerator design for convolutional neural networks with low bit precision," GI-CoRE GSQ, GSB, & IGM Joint Symposium -Quantum, Informatics, Biology, & Medicine -, Hokkaido University, Sapporo, Japan (Jul. 10-11, 2017).
  27. Hida I., Takamaeda-Yamazaki S., Ikebe M., Motomura M., and Asai T., "A versatile and energy-efficient reconfigurable accelerator for embedded microprocessors," GI-CoRE GSQ, GSB, & IGM Joint Symposium -Quantum, Informatics, Biology, & Medicine -, Hokkaido University, Sapporo, Japan (Jul. 10-11, 2017).
  28. Yamamoto K., Ikebe M., Asai T., Motomura M., and Takamaeda-Yamazaki S., "Time-Division Multiplexing ," GI-CoRE GSQ, GSB, & IGM Joint Symposium -Quantum, Informatics, Biology, & Medicine -, Hokkaido University, Sapporo, Japan (Jul. 10-11, 2017).
  29. Yamamoto K., Huang W., Takamaeda-Yamazaki S., Ikebe M., Asai T., and Motomura M., "A Time-Division Multiplexing Ising Machine on FPGAs," International Symposium on Highly-Efficient Accelerators and Reconfigurable Technologies (HEART 2017), Ruhr University, Bochum, Germany (Jun. 7-9, 2017).
  30. Ando K., Ueyoshi K., Orimo K., Yonekawa H., Sato S., Nakahara H., Ikebe M., Asai T., Takamaeda-Yamazaki S., Kuroda T., and Motomura M., "BRein memory: a 13-layer 4.2 K neuron/0.8 M synapse binary/ternary reconfigurable in-memory deep neural network accelerator in 65 nm CMOS," 2017 Symposia on VLSI Technology and Circuits, Rihga Royal Hotel, Kyoto, Japan (Jun. 5-8, 2017).
  31. Vu H.G., Takamaeda-Yamazaki S., Nakada T., and Nakashima Y., "CPRring: A Structure-aware Ring-based Checkpointing Architecture for FPGA Computing," The 25th IEEE International Symposium on Field-Programmable Custom Computing Machines (FCCM2017), Napa, USA (Apr. 30-May 2, 2017).
  32. Yamamoto K., Takamaeda-Yamazaki S., Ikebe M., Asai T., and Motomura M., "A scalable ising model implementation on an FPGA," COOL Chips 20, Yokohama Media & Communications Center, Yokohama, Japan (Apr. 19-21, 2017).
  33. Tsuji T., Ikebe M., Takamaeda-Yamazaki S., Motomura M., and Asai T., "6-DoF camera-position and posture estimation based on local patches of image sequence," 2017 RISP International Workshop on Nonlinear Circuits, Communications and Signal Processing, Hyatt Regency Guam, Guam, USA (Feb. 28-Mar. 3, 2017).
  34. Ando K., Ueyoshi K., Orimo K., Ikebe M., Takamaeda-Yamazaki S., Asai T., and Motomura M., "Throughput analysis of a data-flow reconfigurable array architecture for convolutional neural networks," The 5th RIEC International Symposium on Brain Functions and Brain Computer, Tohoku University, Sendai, Japan (Feb. 27-28, 2017).
  35. Vu H.G., Kajkamhaeng S., Takamaeda-Yamazaki S., and Nakashima Y., "CPRtree: A tree-based checkpointing architecture for heterogeneous FPGA computing," The 4th International Symposium on Computing and Networking (CANDAR 2016), Higashi Hiroshima Arts and Culture Hall, Hiroshima, Japan (Nov. 22-25, 2016).
  36. Fujimoto K., Takamaeda-Yamazaki S., and Nakashima Y., "Stop the World: A lightweight runtime power-capping mechanism for FPGAs," The 4th International Workshop on Computer Systems and Architectures (CSA 2016), Higashi Hiroshima Arts and Culture Hall, Hiroshima, Japan (Nov. 22-25, 2016).
  37. Kato H., Shimaya S., Fujimoto K., Kameda T., Tran H.T., Takamaeda-Yamazaki S., and Nakashima Y., "CPU Meets VR: A scalable 3D representation of manycores for behavior analysis," 4th International Workshop on Computer Systems and Architectures (CSA 2016), Higashi Hiroshima Arts and Culture Hall, Hiroshima, Japan (Nov. 22-25, 2016).

受賞

  1. 平山 侑樹, 浅井 哲也, 本村 真人, 高前田 伸也, "決定論的変分推論に基づくベイジアンCNNの検討," 人工知能学会 - 2019年度研究会優秀賞, 2020年6月22日.
  2. 高前田 伸也, "ディープニューラルネットワーク向け拡張可能な高位合成コンパイラの開発," 電子情報通信学会リコンフィギャラブルシステム研究会 - 優秀講演賞, 2019年1月30日.
  3. Rim S., Suzuki S., Takamaeda-Yamazaki S., Ikebe M., Motomura M., and Asai T., "Approach to reservoir computing with Schmitt trigger oscillator-based analog neural circuits," JKCCS 2019 - Best Paper Award, Jan. 8, 2019.
  4. Ando K., Ueyoshi K., Oba Y., Hirose K., Uematsu R., Kudo T., Ikebe M., Asai T., Takamaeda S., and Motomura M., "Dither NN: An Accurate Neural Network with Dithering for Low Bit-Precision Hardware," FPT'18 - Best Paper Award, Dec. 13, 2018.
  5. 島田 武, Ambalathankandy P., 高前田 伸也, 本村 真人, 浅井 哲也, 池辺 将之, 吉田 嵩志, "FPGA実装に向けた大局・局所適応型輝度補正技術によるFull-HD60FPS動作実証," IEEE SSCS Japan Chapter Academic Research Award, 2018年5月15日.
  6. Ueyoshi K., Ando K., Hirose K., Takamaeda-Yamazaki S., Kadomoto J., Miyata T., Hamada M., Kuroda T., and Motomura M., "QUEST: A 7.49-TOPS Multi-Purpose Log-Quantized DNN Inference Engine Stacked on 96MB 3D SRAM using Inductive-Coupling Technology in 40nm CMOS," ISSCC 2018 Silkroad Award, Feb. 11, 2018.

国内学会

  1. 平山 侑樹, 浅井 哲也, 本村 真人, 高前田 伸也, "決定論的変分推論に基づくベイジアンCNNの検討," 人工知能学会人工知能基本問題研究会 (SIG-FPAI), 下呂市民会館, (下呂), 2020年1月29-30日.
  2. 平山 侑樹, 廣瀨 一俊, 安藤 洸太, 植吉 晃大, 浅井 哲也, 本村 真人, 高前田 伸也, "ベイジアンNNのHW実装に向けたサンプリング手法の検討," SWoPP2019, 北見市民会館, (北見), 2019年7月24-26日.
  3. 廣瀨 一俊, 浅井 哲也, 本村 真人, 高前田 伸也, "エッジ環境におけるニューラルネットワーク 学習軽量化手法の検討," 電子情報通信学会コンピュータシステム研究会 (CPSY), 指宿温泉休暇村 指宿, (鹿児島), 2019年6月11-12日.
  4. 大羽 由華, 村上 大輔, 中江 達哉, 安藤 洸太, 浅井 哲也, 本村 真人, 高前田 伸也, "二値化ニューラルネットワークのハードウェア指向精度向上手法の検討," 電子情報通信学会コンピュータシステム研究会, 指宿温泉休暇村 指宿, (鹿児島), 2019年6月11-12日.
  5. 池田 泰我, 植吉 晃大, 安藤 洸太, 廣瀨 一俊, 浅井 哲也, 本村 真人, 高前田 伸也, "効率的なDNN計算のための無効ニューロン予測手法の評価," 電子情報通信学会コンピュータシステム研究会, 指宿温泉休暇村 指宿, (鹿児島), 2019年6月11-12日.
  6. 金子 竜也, 高前田 伸也, 本村 真人, 浅井 哲也, "オンライン学習を行う階層型ニューラルネットワークハードウェアの低電力化に向けた三値バックプロパゲーション法の提案," LSIとシステムのワークショップ2019, 東京大学生産技術研究所, (東京), 2019年5月13-14日.
  7. 植吉 晃大, 池田 泰我, 安藤 洸太, 廣瀨 一俊, 浅井 哲也, 高前田 伸也, 本村 真人, "無効ニューロン予測によるDNN計算効率化手法," 電子情報通信学会リコンフィギャラブルシステム研究会 (RECONF), 東京工業大学 東工大蔵前会館, (東京), 2019年5月9-10日.
  8. 安藤 洸太, 植吉 晃大, 大羽 由華, 廣瀨 一俊, 工藤 巧, 池辺 将之, 浅井 哲也, 高前田 伸也, 本村 真人, "Dither NN: 画像処理から着想を得た組込み向け量子化ニューラルネットワークの精度向上手法," 電子情報通信学会リコンフィギャラブルシステム研究会 (RECONF), 東京工業大学 東工大蔵前会館, (東京), 2019年5月9-10日.
  9. 平山 侑樹, 廣瀨 一俊, 安藤 洸太, 植吉 晃大, 高前田 伸也, 本村 真人, "車載応用向けDNNモデル軽量化の検討," ETNET2019, 西之表市民会館, (種子島), 2019年3月17-18日.
  10. 高前田 伸也, 植松 瞭太, 藤澤 慎也, 藤崎 修一, 本村 真人, "ディープニューラルネットワーク向け拡張可能な高位合成コンパイラの開発," 電子情報通信学会リコンフィギャラブルシステム研究会 (RECONF), LINE Fukuoka, (福岡), 2018年9月17-18日.
  11. 金子 竜也, 折茂 健太郎, 池辺 将之, 高前田 伸也, 本村 真人, 浅井 哲也, "敵対的生成ネットワークのハードウェア指向アルゴリズムとそのアーキテクチャの検討," 2018年電子情報通信学会 NOLTAソサイエティ大会, 京都テルサ, (京都), 2018年6月9日.
  12. 池上 高広, 池辺 将之, 高前田 伸也, 本村 真人, 浅井 哲也, "前庭動眼反射を考慮した初期聴覚モデル〜有毛細胞への雑音印加による音圧評価〜," 2018年電子情報通信学会 NOLTAソサイエティ大会, 京都テルサ, (京都), 2018年6月9日.
  13. 大羽 由華, 安藤 洸太, 廣瀨 一俊, 植吉 晃大, 植松 瞭太, 工藤 巧, 黒川 圭一, 池辺 将之, 浅井 哲也, 本村 真人, 高前田 伸也, "二値化ニューラルネットワークに基づいたハードウェア指向高精度モデルの検討," 電子情報通信学会リコンフィギャラブルシステム研究会 (RECONF), ゲートシティ大崎, (東京), 2018年5月24-25日.
  14. 工藤 巧, 植吉 晃大, 安藤 洸太, 植松 瞭太, 廣瀨 一俊, 大羽 由華, 池辺 将之, 浅井 哲也, 本村 真人, 高前田 伸也, "対数量子化を用いた可変長ビットシリアル型DNNアクセラレータの面積最適化手法," 電子情報通信学会リコンフィギャラブルシステム研究会 (RECONF), ゲートシティ大崎, (東京), 2018年5月24-25日.
  15. 安藤 洸太, 植吉 晃大, 大羽 由華, 廣瀨 一俊, 植松 瞭太, 工藤 巧, 池辺 将之, 浅井 哲也, 高前田 伸也, 本村 真人, "ディザ拡散を用いた組み込み向け二値化ニューラルネットワークの高精度化手法の検討," LSIとシステムのワークショップ, 東京大学生産技術研究所, (東京), 2018年5月14-15日.
  16. 島田 武, Ambalathankandy P., 高前田 伸也, 本村 真人, 浅井 哲也, 池辺 将之, 吉田 嵩志, "FPGA実装に向けた大局・局所適応型輝度補正技術によるFull-HD60FPS動作実証," LSIとシステムのワークショップ, 東京大学生産技術研究所, (東京), 2018年5月14-15日.
  17. 熊澤 輝顕, 鈴木 浩史, 石畠 正和, 浅井 哲也, 池辺 将之, 本村 真人, 高前田 伸也, "ZDDを用いた三角形分割パターンの列挙とその応用に向けて," 人工知能学会 第106回人工知能基本問題研究会, 指宿市民会館, (鹿児島), 2018年3月16-17日.
  18. 植吉 晃大, 安藤 洸太, 廣瀨 一俊, 高前田 伸也, 門本 淳一郎, 宮田 知輝, 濱田 基嗣, 黒田 忠広, 本村 真人, "QUEST: A 7.49TOPS Multi-Purpose Log- Quantized DNN Inference Engine Stacked on 96MB 3D SRAM Using Inductive-Coupling Technology in 40nm CMOS," ISSCC2018報告会, 東京大学, (東京), 2018年2月27日.
  19. 肥田 格, 植吉 晃大, 高前田 伸也, 池辺 将之, 本村 真人, 浅井 哲也, "不揮発アナログシナプスデバイスの素子数を半減する重み符号固定事前学習法とその深層学習への適用," 日本神経回路学会第27回全国大会, 北九州国際会議場, (福岡), 2017年9月20-22日.
  20. 廣瀨 一俊, 安藤 洸太, 植吉 晃大, 池辺 将之, 浅井 哲也, 本村 真人, 高前田 伸也, "量子化誤差を考慮したニューラルネットワークの学習手法," 人工知能学会人工知能基本問題研究会 (SIG-FPAI), 小樽市公会堂, (小樽), 2017年8月8-9日.
  21. 安藤 洸太, 植吉 晃大, 折茂 健太郎, 米川 晴義, 佐藤 真平, 中原 啓貴, 池辺 将之, 浅井 哲也, 高前田 伸也, 黒田 忠広, 本村 真人, "[依頼講演] BRein Memory: バイナリ・インメモリ再構成型深層ニューラルネットワークアクセラレータ," 電子情報通信学会集積回路研究会 (ICD), 北海道大学情報教育館, (札幌), Jul. 31-Aug. 2, 2017.
  22. ナ ソクジン, 池辺 将之, 横山 紗由里, 高前田 伸也, 本村 真人, 浅井 哲也, 間 久直, 藤田 陽一, 新井 康夫, "熱雑音抑制型サンプルホールド回路を用いたイオン飛行時間計測用SOIイメージセンサ," 映像情報メディア学会情報センシング研究会 (IST), 北海道大学情報教育館, (札幌), Jul. 31-Aug. 2, 2017.
  23. 横山 紗由里, 池辺 将之, ナ ソクジン, 高前田 伸也, 本村 真人, 浅井 哲也, "貫通電流の時間変動を抑制したTDC+Single-Slope ADCの回路構成," 映像情報メディア学会情報センシング研究会 (IST), 北海道大学情報教育館, (札幌), Jul. 31-Aug. 2, 2017.
  24. 山本 佳生, 熊澤 輝顕, 池辺 将之, 浅井 哲也, 本村 真人, 高前田 伸也, "高次数イジングネットワークの時分割処理方式の検討," 電子情報通信学会コンピュータシステム研究会 (CPSY), 秋田アトリオンビル, (秋田), 2017年7月26-28日.
  25. 熊澤 輝顕, 池辺 将之, 浅井 哲也, 本村 真人, 高前田 伸也, "メモリアクセスパターンを考慮した遅延評価によるZDD構築の高速化," 基盤（S）離散構造処理系プロジェクト「2017年度初夏のワークショップ」, 北海道大学VBL棟, (札幌), 2017年6月23-24日.
  26. 山本 佳生, 池辺 将之, 浅井 哲也, 本村 真人, 高前田 伸也, "時分割多重機構を用いた高密度FPGAイジングマシン," 基盤（S）離散構造処理系プロジェクト「2017年度初夏のワークショップ」, 北海道大学VBL棟, (札幌), 2017年6月23-24日.
  27. 廣瀨 一俊, 植松 瞭太, 安藤 洸太, 折茂 健太郎, 植吉 晃大, 高前田 伸也, 池辺 将之, 浅井 哲也, 本村 真人, "対数量子化による深層ニューラルネットワークのメモリ量削減," 電子情報通信学会コンピュータシステム研究会 (CPSY), 登別温泉第一滝本館, (登別), 2017年5月23日.
  28. 山本 佳生, 高前田 伸也, 池辺 将之, 浅井 哲也, 本村 真人, "時分割多重機構を用いた高密度FPGAイジングマシン," 電子情報通信学会コンピュータシステム研究会 (CPSY), 登別温泉第一滝本館, (登別), 2017年5月23日.
  29. 植松 瞭太, 廣瀨 一俊, 安藤 洸太, 折茂 健太郎, 植吉 晃大, 高前田 伸也, 池辺 将之, 浅井 哲也, 本村 真人, "動的再構成ハードウェアアーキテクチャを活かしたCNNの実装と評価," 電子情報通信学会リコンフィギャラブルシステム研究会 (RECONF), 登別温泉第一滝本館, (登別), 2017年5月22日.
  30. 安藤 洸太, 植吉 晃大, 廣瀨 一俊, 折茂 健太郎, 植松 瞭太, 高前田 伸也, 池辺 将之, 浅井 哲也, 本村 真人, "二値化ニューラルネットワークアクセラレータのアーキテクチャ検討," 電子情報通信学会リコンフィギャラブルシステム研究会 (RECONF), 登別温泉第一滝本館, (登別), 2017年5月22日.
  31. 植吉 晃大, 安藤 洸太, 折茂 健太郎, 高前田 伸也, 池辺 将之, 浅井 哲也, 本村 真人, "FPGAを用いたCNNの最適ハードウェア構成とその二値化検討," 電子情報通信学会リコンフィギャラブルシステム研究会 (RECONF), 登別温泉第一滝本館, (登別), 2017年5月22日.
  32. 横山 紗由里, 池辺 将之, ナ ソクジン, 高前田 伸也, 本村 真人, 浅井 哲也, "直交位相検出TDCを用いたイメージセンサ用12-bit Single-Slope ADC," LSIとシステムのワークショップ2017, 東京大学, (東京), 2017年5月15-16日.
  33. ナ ソクジン, 池辺 将之, 横山 紗由里, 高前田 伸也, 本村 真人, 浅井 哲也, 間 久直, 藤田 陽一, 新井 康夫, "ソフトリセット機構を用いたイオン飛行時間計測用SOIイメージセンサ," LSIとシステムのワークショップ2017, 東京大学, (東京), 2017年5月15-16日.
  34. 山本 佳生, 池辺 将之, 浅井 哲也, 本村 真人, 高前田 伸也, "時分割多重機構を用いたイジングプロセッサの解精度向上手法の検討," LSIとシステムのワークショップ2017, 東京大学, (東京), 2017年5月15-16日.
  35. 熊澤 輝顕, 高前田 伸也, 池辺 将之, 浅井 哲也, 本村 真人, "メモリアクセスパターンを考慮した遅延評価によるZDD構築の高速化," 第30回 回路とシステムワークショップ, 北九州国際会議場, (北九州), 2017年5月11-12日.
  36. Vu Gia Hoang, 高前田 伸也, 中田 尚, 中島 康彦, "A Framework for Tree-based Checkpointing Architecture on FPGAs," 情報処理学会SLDM研究会, 慶應義塾大学, (横浜), 2017年1月23-25日.
  37. 谷端 蒼, 牛田 実穂, 高前田 伸也, 池辺 将之, 本村 真人, 浅井 哲也, "輪郭情報からテクスチャを自動生成する非線形画像処理アルゴリズムとそのFPGA実装," 電子情報通信学会 ICD/CPSY 学生・若手研究会, 東京工業大学, (東京), 2016年12月15-16日.
  38. 廣瀨 一俊, 高前田 伸也, 池辺 将之, 浅井 哲也, 本村 真人, "深層畳み込みニューラルネットワークの転移学習による個人識別システム," 電子情報通信学会 ICD/CPSY 学生・若手研究会, 東京工業大学, (東京), 2016年12月15-16日.
  39. 肥田 格, 高前田 伸也, 池辺 将之, 本村 真人, 浅井 哲也, "ナイーブベイズ分類器を用いた動的分岐予測器の設計と評価," 電子情報通信学会 ICD/CPSY 学生・若手研究会, 東京工業大学, (東京), 2016年12月15-16日.
  40. 島田 武, 池辺 将之, 付 宇晗, 高前田 伸也, 本村 真人, 浅井 哲也, "局所移動平均を用いた補間曲線の性質とその回路応用," 電子情報通信学会 ICD/CPSY 学生・若手研究会, 東京工業大学, (東京), 2016年12月15-16日.
  41. 吉田 嵩志, 池辺 将之, 島田 武, 高前田 伸也, 本村 真人, 浅井 哲也, "大局および局所適応型輝度補正技術の効率的なハードウェア化の検討," 電子情報通信学会 ICD/CPSY 学生・若手研究会, 東京工業大学, (東京), 2016年12月15-16日.
  42. 藤本 啓輔, 高前田 伸也, 中田 尚, 中島 康彦, "電力制約型FPGAアクセラレータにおけるマルチレベル実行制御手法の評価," 電子情報通信学会 ICD/CPSY 学生・若手研究会, 東京工業大学, (東京), Dec. 15-Dec. 16, 2016.

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