北海道大学 大学院情報科学研究院

卒業生とその進路

時間分解能型アナログ-ディジタル変換器およびCMOSイメージセンサ応用に関する研究


内田 大輔

2016 年度 卒 ／博士（情報科学）

博士論文の概要

本論文では、高速撮像・低電力・高ダイナミックレンジを両立したCMOSイメージセンサを実現する上で重要となる、イメージセンサ用A/D変換器の高速化、低消費電力化および低ノイズ化を目標とし、シングルスロープA/D変換器または発振器を用いた時間分解能型A/D変換器に関する新規手法を提案、シミュレーションや試作回路評価による動作の検証、提案構成を搭載したCMOSイメージセンサ設計を行い、その有効性の検証を行った。

第1章では、CMOSイメージセンサおよびA/D変換器に関する社会的背景および学術的背景について述べ、本研究の目的を明らかにした。

また、第2章では、研究対象であるイメージセンサに関して、その読み出し方式や基本要素回路構成を説明した。さらに、イメージセンサ用A/D変換器に関して、各方式のA/D変換器の基本的な構成および問題点について検討し、時間分解能型A/D変換器の構成と製造プロセス微細化が進む中での優位性について考察した。

第3章では、シングルスロープA/D変換器と時間量子化器とのハイブリッド構成に関して、その整合性を確保した上での高速化の実現し、高速・低消費電力動作両立に向けた、時間量子化器の間欠動作について新規手法を提案した。また、最適ビット数に関して考察を行い、間欠動作型時間量子化器によるハイブリッド型A/D変換器の試作、評価結果について述べた。

第4章では、時間量子化器出力より得た取得コードをバイナリコードへと変換し、ディジタルCDS動作を行う構成について検討し、簡素な構成でかつ、単一のクロック周期で動作し、高速動作が可能なエンコーダを提案した。まず、エンコーダの構成として複数の手法を検討し、そのうえで構成がシンプルなROMエンコーダ構成を提案した。次に、ディジタルCDSを行うための構成に関して、補数を用いた手法によりCDS動作を行う手法を検討し、エンコーダおよび上位ビットカウンタで補数を出力する構成を提案した。エンコーダでCDSを行った際に生じた桁上がり信号を、上位ビットカウンタへと引き継ぐことで両構成間の整合性を確保する。

第5章では、ADCの低ノイズ化を目的とした、VCOを用いたデルタシグマADCの回路構成に関して説明し、またTADを用いたオールディジタル構成によるデルタシグマADCの高次化を提案した。弛緩発振器を用いた構成によるデルタシグマADC構成によって、入力電圧と周波数との間に高い線形性を持ったADC構成を提案した。TADを用いたデルタシグマADCの高次化に関して、TADを初段の積分器とし、後段の積分器をアキュムレータとする構成を提案した。本来は初段に量子化が含まれるため、1次ノイズシェーピング特性が支配的となる構成が、TAD内のVCO量子化器が持つ1次ノイズシェーピング特性により、高次化を実現した。ビヘイビア・モデルのシミュレーションにより動作確認を行い、2次のデルタシグマ動作を確認した。

また、第6章では、時間分解能型A/D変換器においてノイズ源ともなるクロック信号を、差動直交信号に置き換えることで回路規模の増大なく低ノイズ化を図った。サイン波およびコサイン波とそれぞれの差動信号から、4つの信号間の大小関係に基づき1周期の位相状態を8分割する。各ラッチドコンパレータはホールド信号のタイミングで信号間の大小比較を行い、出力結果から位相状態を検出、ディジタル値を取得する。また、上記のディジタル値を下位ビットし、差動直交信号のいずれかを基準とした上位ビット生成による時間分解能型A/D変換器を提案した。本構成により、遅延段数の削減を実現し、スパイクノイズ抑制し、かつ差動信号の利用により低ノイズ化を実現した。

第7章では、低電力カラムA/D変換器を搭載したCMOSイメージセンサの設計を行い、試作・測定により動作確認および性能評価を行った。イメージセンサへの適用における最適化を考え、カラムA/D変換器における比較器の構成、および参照電圧であるランプ波形発生器の構成を提案した。次に、0.18-um、CISプロセスにおいて200 x 200画素、5 um x 1.1 mm A/D変換器を列並列構成で持ったイメージセンサを試作し、評価基板を用いた測定により画像の取得を確認した。間欠動作時間量子化器を持ったハイブリッド型A/D変換器は1カラムあたり108 uWで動作する。カラムA/D変換器の低消費電力化により、200 x 200画素、300 fpsのイメージセンサにおいて低消費電力動作を実現した。

集積回路、特にイメージセンサやA/D変換器の分野では高集積化・高速化に焦点が当てられており、低電力化・低ノイズ化する研究は発展途上である。本研究では、今後更なるプロセス微細化が進む中で、センサの小型化、高速化、低消費電力化および低ノイズ化が期待される時間分解能型A/D変換器に関する回路構成について論じた。また、3次元積層イメージセンサによってアプリケーションを含めた開発など画像に付加価値を与えるイメージセンサや、量子線等の可視光領域以外の波長帯域を検出する素子をアレイ化することで、人には見えない情報を可視化するイメージセンサ等の研究が進み、従来のカメラ搭載以外の様々なセンサ応用が検討されている。本研究が今後のイメージセンサに関する研究の発展に寄与しうると信じている。

学術論文

  1. Ikebe M., Uchida D., Take Y., Someya M., Chikuda S., Matsuyama K., Asai T., Kuroda T., and Motomura M., "3D stacked imager featuring inductive coupling channels for high speed/low-noise image transfer," ITE Transactions on Media Technology and Applications, vol. 4, no. 2, pp. 142-148 (2016).
  2. Uchida D., Ikebe M., Motohisa J., and Sano E., "Low power single-slope ADC with intermittent-working time to digital converter," Journal of Signal Processing, vol. 19, no. 6, pp. 219-226 (2015).
  3. Uchida D., Ikebe M., Motohisa J., Sano E., and Kondou A., "CMOS common-mode rejection filter with floating active transformer operation," Japanese Journal of Applied Physics, vol. 53, no. 4S, pp. 04EE20-1-6 (2014).

招待講演／セミナー

  1. Ikebe M., Uchida D., Take Y., Asai T., Kuroda T., and Motomura M., "3D stacked image sensor featuring low noise inductive coupling channels," The 3rd International Workshop on Image Sensors and Imaging Systems, pp. 15-16, Tokyo Institute of Technology, Tokyo, Japan (Nov. 17-18, 2016).

国際会議

  1. Ikebe M., Asai T., Mori M., Itou T., Uchida D., Take Y., and Kuroda T., "An image sensor/processor 3D stacked module featuring ThruChip interfaces," The 22nd Asia and South Pacific Design Automation Conference - University Design Contest, Tokyo, Japan (Jan. 16-19, 2017).
  2. Ikebe M., Uchida D., Take Y., Someya M., Chikuda S., Matsuyama K., Asai T., Kuroda T., and Motomura M., "Image sensor/digital logic 3D stacked module featuring inductive coupling channels for high speed/low-noise image transfer," 2015 Symposia on VLSI Technology and Circuits, 4-1, Rihga Royal Hotel, Kyoto, Japan (Jun. 15-19, 2015).
  3. Uchida D., Ikebe M., Motohisa J., and Sano E., "Low power single-slope ADC with intermittent-working time to digital converter," 2015 RISP International Workshop on Nonlinear Circuits, Communications and Signal Processing, Universiti Teknologi Malaysia, Kuala Lumpur, Malaysia (Feb. 27-Mar. 2, 2015).
  4. Uchida D., Ikebe M., Motohisa J., and Sano E., "A 12-bit, 5.5-uW single-slope ADC using intermittent working TDC with multi-phase clock signals," The 21st IEEE International Conference on Electronics Circuits and Systems, Le Palais du Pharo, Marseille, France (Dec. 7-10, 2014).
  5. Uchida D., Ikebe M., Someya M., and Motohisa J., "Low-power single-slope ADC with time to digital converter for CMOS image sensor," The 16th SNU-HU Joint Symposium, Seoul National University, Seoul, Korea (Dec. 13, 2013).
  6. Uchida D., Ikebe M., Motohisa J., Sano E., and Kondou A., "CMOS common-mode filter with gyrator-C network," 2013 International Conference on Solid State Devices and Materials, Hilton Fukuoka Sea Hawk, Fukuoka, Japan (Sep. 24-27, 2013).

国内学会

  1. 横山 紗由里, ナ ソクジン, 内田 大輔, 池辺 将之, 本村 真人, 浅井 哲也, "直交位相検出TDCを用いたシングルスロープADCの回路構成検討," 電子情報通信学会 ICD/CPSY 学生・若手研究会, 東京工業大学, (東京), 2016年12月15-16日.
  2. 内田 大輔, 池辺 将之, 染谷 槙人, 築田 聡史, 浅井 哲也, 本村 真人, "CMOSイメージセンサ用低電力間欠動作カラムTDC," 電子情報通信学会ソサイエティ大会, 東北大学, (仙台), 2015年9月8-11日.
  3. 内田 大輔, 池辺 将之, 本久 順一, 佐野 栄一, "NAND型遅延線路を用いた複数位相型TDCの間欠動作," 電子情報通信学会総合大会, 立命館大学, (滋賀), 2015年3月10-13日.
  4. 渡辺 佳織, 内田 大輔, 染谷 槙人, 池辺 将之, 浅井 哲也, 本村 真人, "イメージセンサ用複数位相型TDCに向けたCDS機構," LSIとシステムのワークショップ, 北九州国際会議場, (北九州市), 2014年5月26-28日.
  5. 内田 大輔, 染谷 槙人, 池辺 将之, 本久 順一, 佐野 栄一, "複数位相型TDC付きシングルスロープADCの動作タイミングによる低電力化," 電子情報通信学会 ICD/ITE-IST研究会, pp. 97-100, ITE-IST2013-41, サン・リフレ函館, (函館), 2013年7月4-5日.
  6. 染谷 槙人, 内田 大輔, 池辺 将之, 本久 順一, 浅井 哲也, 本村 真人, "CMOSイメージセンサ用シングルスロープA/D変換器の高速化および低電力化," LSIとシステムのワークショップ, (北九州), 2013年5月.
  7. 内田 大輔, 池辺 将之, 浅井 哲也, 本村 真人, 竹 康宏, 黒田 忠広, "複数位相型TDCを用いたCMOSイメージセンサ用 Single-Slope ADC," STARCシンポジウム2013, (横浜), 2013年1月.

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