北海道大学 大学院情報科学研究院

卒業生とその進路

深層ニューラルネットワーク向け高効率HWアクセラレータに関する研究


植吉 晃大

2019 年度 卒 ／博士（工学）
平成29年度〜令和元年度 日本学術振興会特別研究員

博士論文の概要

本研究は、深層ニューラルネットワーク（DNN: DeepNeuralNetwork）の推論処理における、高効率なハードウェア実装技術に関するものである。DNNは、脳のニューラルネットワーク（NN）を模した数理モデルで、近年の人工知能技術の発展の礎となっている。特に、画像認識、音声認識、自然言語処理の分野で高い性能を達成している。これらは、大量のデータを集約して学習を行い、それらを実環境上で実行（推論）することで、様々な応用が期待されている。そのため、実環境デバイスの厳しい制約化で推論を実行するために、省エネルギーな組み込みハードウェア技術が必須となる。本論文では、高い電力効率でDNNをハードウェア実装するために、アルゴリズムとアーキテクチャの双方から最適な方法を探索した。特に、量子化技術、アーキテクチャ探索、モデルの効率化の3点を中心に評価し、新たな手法を提案した。

まず、DNN計算の多くを占める積和演算を軽量化するために、値の量子化手法を考案した。具体的には、値を対数領域で近似させる「対数量子化」と、実数領域で等分させる「線形量子化」の比較評価を行った。2を底とする対数量子化により、2進数を用いるディジタル回路上で高効率な計算を行うことができる。さらに、小さいビット幅で効率的に演算を行うアーキテクチャを考案・評価した。その結果から、ビット精度が可変な「ビットシリアル機構」を効率的に実現するアーキテクチャを考案した。このビット幅の可変メカニズムにより、精度と電力効率・速度のトレードオフを制御することが可能となった。

次いで、高い電力効率でDNN計算を行うアーキテクチャの探索を行った。人工知能の応用技術の性能向上に伴ってDNNの規模や複雑さが増大している。そのため、DNNを構築する全てのパラメータを1チップに格納することは難しくなっており、パラメータ保持のための外部メモリが必須となっている。多くのハードウェアDNNアクセラレータは外部メモリにDRAMを利用しているが、その消費電力のほとんどは外部メモリへのアクセスが占めている。本論文では、集積回路の三次元積層技術に着目し、外部メモリとしてSRAMおよびDRAMを積層した場合の電力効率評価を行った。その結果、DNN推論計算に許容される程度のメモリ容量であれば、SRAMを積層することで、オンパッケージ上で高い電力効率を実現できることを明かにした。さらに、これらを用いたDNN推論計算を行うハードウェアアクセラレータを提案し、三次元積層による高バンド幅と高並列性を活かした「複数の演算コアによる並列DNN演算アーキテクチャ」を考案し、それを実チップ上に実装して評価を行った。

最後に、DNNモデルの効率化を行った。DNNモデルにおける計算量を削減する手法として「活性予測機構」を新に提案した。近年の多くのDNNは、その要素回路（ニューロン）がゼロ値を出力するスパース演算となっている。本論文では、ゼロ値を出力するニューロン（無効ニューロン）をあらかじめ予測することで、計算量を削減する手法を提案した。具体的には、無効ニューロンを予測するための専用NNを設け、学習済みのNNとは別に予測を行う手法を提案した。この予測専用NNは二値化NNで構成されるため、小さな面積・電力オーバーヘッドで予測を可能とする。このNNを実装・評価し、元のネットワークの不必要な計算を入力に応じて動的に予測し、計算量を削減できることを示した。

今日の人工知能技術の発展は、集積回路技術の進化とともに、大量のデータを現実時間内で処理可能となったことに起因する。これらの処理を電力制約の厳しい実世界のデバイス上で実現させるためには、ハードウェア単体技術だけでは難しく、アルゴリズムやアーキテクチャ側の見直しが非常に重要な役目を担う。これらを統合的に考慮して一つのシステムを実現させる本研究は、高度な知能情報処理のプラットフォームを拡張し、新規アプリケーション創出の可能性を示唆させる重要な役割を果たすと考えられる。

学術論文

  1. （招待論文）本村 真人, 高前田 伸也, 植吉 晃大, 安藤 洸太, 廣瀨 一俊, "深層ニューラルネットワーク向けプロセッサ技術の実例と展望," 電子情報通信学会論文誌C, vol. J103-C, no. 5, pp. 288-297 (2020).
  2. Ando K., Ueyoshi K., Oba Y., Hirose K., Uematsu R., Kudo T., Ikebe M., Asai T., Takamaeda-Yamazaki S., and Motomura M., "Dither NN: hardware/algorithm co-design for accurate quantized neural networks," IEICE Transactions on Information and Systems, vol. E102, pp. 2341-2353 (2019).
  3. Ueyoshi K., Ando K., Hirose K., Takamaeda-Yamazaki S., Hamada M., Kuroda T., and Motomura M., "QUEST: Multi-purpose log-quantized DNN inference engine stacked on 96-MB 3-D SRAM using inductive coupling technology in 40-nm CMOS," IEEE Journal of Solid-State Circuits, vol. 54, no. 1, pp. 186-196 (2019).
  4. Hirose K., Uematsu R., Ando K., Ueyoshi K., Ikebe M., Asai T., Motomura M., and Takamaeda-Yamazaki S., "Quantization error-based regularization for hardware-aware neural network training," Nonlinear Theory and Its Applications, vol. E9-N, no. 4, pp. 453-465 (2018).
  5. Ando K., Ueyoshi K., Orimo K., Yonekawa H., Sato S., Nakahara H., Takamaeda-Yamazaki S., Ikebe M., Asai T., Kuroda T., and Motomura M., "BRein memory: a single-chip binary/ternary reconfigurable in-memory deep neural network accelerator achieving 1.4TOPS at 0.6W," IEEE Journal of Solid-State Circuits, vol. 53, no. 4, pp. 983-994 (2018).
  6. Marukame T., Ueyoshi K., Asai T., Motomura M., Schmid A., Suzuki M., Higashi Y., and Mitani Y., "Error tolerance analysis of deep learning hardware using restricted Boltzmann machine towards low-power memory implementation," IEEE Transactions on Circuits and Systems II, vol. 64, no. 4, pp. 462-466 (2017).
  7. Ueyoshi K., Marukame T., Asai T., Motomura M., and Schmid A., "FPGA implementation of a scalable and highly parallel architecture for restricted Boltzmann machines," Circuits and Systems, vol. 7, no. 9, pp. 2132-2141 (2016).
  8. Ueyoshi K., Marukame T., Asai T., Motomura M., and Schmid A., "Robustness of hardware-oriented restricted Boltzmann machines in deep belief networks for reliable processing," Nonlinear Theory and Its Applications, vol. E7-N, no. 3, pp. 395-406 (2016).

招待講演／セミナー

  1. 植吉 晃大, 高前田 伸也, 池辺 将之, 浅井 哲也, 本村 真人, "ハードウェアディープラーニングアクセラレータの研究動向," 2017年電子情報通信学会総合大会 シンポジウムセッション「神経回路ハードウェア研究の最前線」, Meijo University, Nagoya, Japan (Mar. 22, 2017).
  2. 植吉 晃大, "制約付きボルツマンマシンのスケーラブル並列アーキテクチャとそのメモリエラー耐性," 東芝研究開発センター LSI基盤技術ラボラトリーセミナー, TOSHIBA Corporate Research & Development Center, Kawasaki, Japan (Mar. 22, 2016).

国際会議

  1. Shiba K., Omori T., Ueyoshi K., Ando K., Hirose K., Takamaeda-Yamazaki S., Motomura M., Hamada M., and Kuroda T., "A 3D-Stacked SRAM using Inductive Coupling with Low-Voltage Transmitter and 12:1 SerDes," 2020 IEEE International Symposium on Circuits and Systems (ISCAS), Online, Seville, Spain (Oct. 10-21, 2020).
  2. Ando K., Ueyoshi K., Oba Y., Hirose K., Uematsu R., Kudo T., Ikebe M., Asai T., Takamaeda-Yamazaki S., and Motomura M., "Dither NN: an accurate neural network with dithering for low bit-precision hardware," The 2018 International Conference on Field-Programmable Technology (FPT'18), Tenbusu-Naha Hall, Naha, Japan (Dec. 10-14, 2018).
  3. Kudo T., Ueyoshi K., Ando K., Hirose K., Uematsu R., Oba Y., Ikebe M., Asai T., Motomura M., and Takamaeda-Yamazaki S., "Area and energy optimization for bit-serial log-quantized DNN Accelerator with shared accumulators," IEEE 12th International Symposium on Embedded Multicore/Many-core Systems-on-Chip, Vietnam National University, Hanoi, Vietnam (Sep. 12-14, 2018).
  4. Ueyoshi K., "Log-Quantized DNN Inference Engine Stacked on 3D SRAM Using Inductive Coupling Technology," The 2nd GI-CoRE GSQ, GSB, & IGM Joint Symposium -Quantum, Informatics, Biology & Medicine-, Hokkaido University, Sapporo, Japan (Aug. 7-8, 2018).
  5. Uematsu R., Ando K., Ueyoshi K., Hirose K., Ikebe M., Asai T., Takamaeda-Yamazaki S., and Motomura M., "Exploring CNN accelerator design space on a dynamically reconfigurable hardware platform," The 21st Workshop on Synthesis And System Integration of Mixed Information Technologies (SASIMI 2018), Kunibiki Messe, Matsue, Japan (Mar. 26-27, 2018).
  6. Ueyoshi K., Ando K., Hirose K., Takamaeda-Yamazaki S., Kadomoto J., Miyata T., Hamada M., Kuroda T., and Motomura M., "QUEST: A 7.49-TOPS Multi-Purpose Log-Quantized DNN Inference Engine Stacked on 96MB 3D SRAM using Inductive-Coupling Technology in 40nm CMOS," 2018 International Solid-State Circuits Conference (ISSCC 2018), San Francisco Marriott Marquis, San Francisco, US (Feb. 11-15, 2018).
  7. Takamaeda-Yamazaki S., Ueyoshi K., Ando K., Uematsu R., Hirose K., Ikebe M., Asai T., and Motomura M., "Accelerating Deep Learning by Binarized Hardware," Asia-Pacific Signal and Information Processing Association Annual Summit and Conference 2017 (APSIPA ASC 2017), Aloft Kuala Lumpur Sentral Sentral, Kuala Lumpur, Malaysia (Dec. 12-15, 2017).
  8. Hirose K., Ando K., Ueyoshi K., Ikebe M., Asai T., Motomura M., and Takamaeda-Yamazaki S., "Quantization Error-based Regularization in Neural Networks," Thirty-seventh SGAI International Conference on Artificial Intelligence (SGAI 2017), Peterhouse College, Cambridge, England (Dec. 12-14, 2017).
  9. Hida I., Ueyoshi K., Takamaeda-Yamazaki S., Ikebe M., Motomura M., and Asai T., "Sign-invariant unsupervised learning facilitates weighted-sum computation in analog neural-network devices," 2017 International Symposium on Nonlinear Theory and Its Applications, Cancun International Convention Center, Cancun, Mexico (Dec. 4-7, 2017).
  10. Hirose K., Uematsu R., Ando K., Orimo K., Ueyoshi K., Ikebe M., Asai T., Takamaeda-Yamazaki S., and Motomura M., "Logarithmic Compression for Memory Footprint Reduction in Neural Network Training," 5th International Workshop on Computer Systems and Architectures (CSA 2017), Aomori Prefecture Tourist Center, Aomori, Japan (Nov. 19-22, 2017).
  11. Hirose K., Uematsu R., Ando K., Ueyoshi K., Ikebe M., Asai T., Motomura M., and Takamaeda-Yamazaki S., "A Regularization Approach for Quantized Neural Networks," International Workshop on Highly Efficient Neural Networks Design (HENND 2017), Lotte Hotel City Center, Seoul, Korea (Oct. 20-20, 2017).
  12. Ando K., Ueyoshi K., Hirose K., Orimo K., Yonekawa H., Sato S., Nakahara H., Ikebe M., Takamaeda-Yamazaki S., Asai T., Kuroda T., and Motomura M., "In-Memory Area-Efficient Signal Streaming Processor Design for Binary Neural Networks," 60th IEEE International Midwest Symposium on Circuits and Systems (MWSCAS 2017), Tufts University, Boston, USA (Aug. 6-9, 2017).
  13. Ueyoshi K., Ikebe M., Asai T., Takamaeda-Yamazaki S., and Motomura M., "Hardware accelerator design for convolutional neural networks with low bit precision," GI-CoRE GSQ, GSB, & IGM Joint Symposium -Quantum, Informatics, Biology, & Medicine -, Hokkaido University, Sapporo, Japan (Jul. 10-11, 2017).
  14. Ando K., Ueyoshi K., Orimo K., Yonekawa H., Sato S., Nakahara H., Ikebe M., Asai T., Takamaeda-Yamazaki S., Kuroda T., and Motomura M., "BRein memory: a 13-layer 4.2 K neuron/0.8 M synapse binary/ternary reconfigurable in-memory deep neural network accelerator in 65 nm CMOS," 2017 Symposia on VLSI Technology and Circuits, Rihga Royal Hotel, Kyoto, Japan (Jun. 5-8, 2017).
  15. Ueyoshi K., Marukame T., Asai T., Motomura M., and Schmid A., "Feature extraction system using restricted Boltzmann machines on FPGA," 2017 IEEE International Symposium on Circuits & Systems, A4P-O, Baltimore Marriott Waterfront, Baltimore, USA (May 28-31, 2017).
  16. Ueyoshi K., Ando K., Orimo K., Ikebe M., Asai T., and Motomura M., "Exploring optimized accelerator design for binarized convolutional neural networks," The 2017 International Joint Conference on Neural Networks, William A. Egan Civic and Convention Center, Alaska, USA (May 14-19, 2017).
  17. Ando K., Ueyoshi K., Orimo K., Ikebe M., Takamaeda-Yamazaki S., Asai T., and Motomura M., "Throughput analysis of a data-flow reconfigurable array architecture for convolutional neural networks," The 5th RIEC International Symposium on Brain Functions and Brain Computer, Tohoku University, Sendai, Japan (Feb. 27-28, 2017).
  18. Orimo K., Ando K., Ueyoshi K., Ikebe M., Asai T., and Motomura M., "FPGA architecture for feed-forward sequential memory network targeting long-term time-series forecasting," 2016 International Conference on Reconfigurable Computing and FPGAs, Iberostar Cancun hotel, Cancun, Mexico (Nov. 30-Dec. 2, 2016).
  19. Ando K., Orimo K., Ueyoshi K., Ikebe M., Asai T., and Motomura M., "Reconfigurable processor array architecture for deep convolutional neural networks," The 20th Workshop on Synthesis And System Integration of Mixed Information Technologies, Kyoto Research Park, Kyoto, Japan (Oct. 24-25, 2016).
  20. Ueyoshi K., Marukame T., Asai T., Motomura M., and Schmid A., "Memory-error tolerance of scalable and highly parallel architecture for restricted Boltzmann machines in deep belief network," IEEE International Symposium on Circuits and Systems, Montreal Sheraton Center, Montreal, Canada (May 22-25, 2016).
  21. Ueyoshi K., Asai T., and Motomura M., "Scalable and highly-parallel architecture for restricted boltzmann machines," 2015 RISP International Workshop on Nonlinear Circuits, Communications and Signal Processing, pp. 369-372, Universiti Teknologi Malaysia, Kuala Lumpur, Malaysia (Feb. 27-Mar. 2, 2015).

受賞

  1. 植吉 晃大, 北海道大学大学院情報科学研究院 - 2019年度研究院長賞（博士）, 2020年3月25日.
  2. 植吉 晃大, "無効ニューロン予測によるDNN計算効率化手法," 電子情報通信学会リコンフィギャラブルシステム研究会 - 優秀講演賞, 2020年1月23日.
  3. 植吉 晃大, "深層学習を加速する汎用計算アーキテクチャに関する研究," 第9回（平成30年度）日本学術振興会 育志賞, 2019年3月8日.
  4. Ando K., Ueyoshi K., Oba Y., Hirose K., Uematsu R., Kudo T., Ikebe M., Asai T., Takamaeda S., and Motomura M., "Dither NN: An Accurate Neural Network with Dithering for Low Bit-Precision Hardware," FPT'18 - Best Paper Award, Dec. 13, 2018.
  5. Ueyoshi K., "QUEST: A 7.49-TOPS Multi-Purpose Log-Quantized DNN Inference Engine Stacked on 96MB 3D SRAM using Inductive-Coupling Technology in 40nm CMOS," IEEE SSCS - Predoctoral Achievement Award, Dec. 1, 2018.
  6. Ueyoshi K., Ando K., Hirose K., Takamaeda-Yamazaki S., Kadomoto J., Miyata T., Hamada M., Kuroda T., and Motomura M., "QUEST: A 7.49-TOPS Multi-Purpose Log-Quantized DNN Inference Engine Stacked on 96MB 3D SRAM using Inductive-Coupling Technology in 40nm CMOS," ISSCC 2018 Silkroad Award, Feb. 11, 2018.
  7. 植吉 晃大, 平成28年度北海道大学大学院情報科学研究科 - 研究科長賞（修士）, 2017年3月23日.

国内学会

  1. 平山 侑樹, 廣瀨 一俊, 安藤 洸太, 植吉 晃大, 浅井 哲也, 本村 真人, 高前田 伸也, "ベイジアンNNのHW実装に向けたサンプリング手法の検討," SWoPP2019, 北見市民会館, (北見), 2019年7月24-26日.
  2. 池田 泰我, 植吉 晃大, 安藤 洸太, 廣瀨 一俊, 浅井 哲也, 本村 真人, 高前田 伸也, "効率的なDNN計算のための無効ニューロン予測手法の評価," 電子情報通信学会コンピュータシステム研究会, 指宿温泉休暇村 指宿, (鹿児島), 2019年6月11-12日.
  3. 植吉 晃大, 池田 泰我, 安藤 洸太, 廣瀨 一俊, 浅井 哲也, 高前田 伸也, 本村 真人, "無効ニューロン予測によるDNN計算効率化手法," 電子情報通信学会リコンフィギャラブルシステム研究会 (RECONF), 東京工業大学 東工大蔵前会館, (東京), 2019年5月9-10日.
  4. 安藤 洸太, 植吉 晃大, 大羽 由華, 廣瀨 一俊, 工藤 巧, 池辺 将之, 浅井 哲也, 高前田 伸也, 本村 真人, "Dither NN: 画像処理から着想を得た組込み向け量子化ニューラルネットワークの精度向上手法," 電子情報通信学会リコンフィギャラブルシステム研究会 (RECONF), 東京工業大学 東工大蔵前会館, (東京), 2019年5月9-10日.
  5. 平山 侑樹, 廣瀨 一俊, 安藤 洸太, 植吉 晃大, 高前田 伸也, 本村 真人, "車載応用向けDNNモデル軽量化の検討," ETNET2019, 西之表市民会館, (種子島), 2019年3月17-18日.
  6. 大羽 由華, 安藤 洸太, 廣瀨 一俊, 植吉 晃大, 植松 瞭太, 工藤 巧, 黒川 圭一, 池辺 将之, 浅井 哲也, 本村 真人, 高前田 伸也, "二値化ニューラルネットワークに基づいたハードウェア指向高精度モデルの検討," 電子情報通信学会リコンフィギャラブルシステム研究会 (RECONF), ゲートシティ大崎, (東京), 2018年5月24-25日.
  7. 工藤 巧, 植吉 晃大, 安藤 洸太, 植松 瞭太, 廣瀨 一俊, 大羽 由華, 池辺 将之, 浅井 哲也, 本村 真人, 高前田 伸也, "対数量子化を用いた可変長ビットシリアル型DNNアクセラレータの面積最適化手法," 電子情報通信学会リコンフィギャラブルシステム研究会 (RECONF), ゲートシティ大崎, (東京), 2018年5月24-25日.
  8. 安藤 洸太, 植吉 晃大, 大羽 由華, 廣瀨 一俊, 植松 瞭太, 工藤 巧, 池辺 将之, 浅井 哲也, 高前田 伸也, 本村 真人, "ディザ拡散を用いた組み込み向け二値化ニューラルネットワークの高精度化手法の検討," LSIとシステムのワークショップ, 東京大学生産技術研究所, (東京), 2018年5月14-15日.
  9. 植吉 晃大, 安藤 洸太, 廣瀨 一俊, 高前田 伸也, 門本 淳一郎, 宮田 知輝, 濱田 基嗣, 黒田 忠広, 本村 真人, "QUEST: A 7.49TOPS Multi-Purpose Log- Quantized DNN Inference Engine Stacked on 96MB 3D SRAM Using Inductive-Coupling Technology in 40nm CMOS," ISSCC2018報告会, 東京大学, (東京), 2018年2月27日.
  10. 肥田 格, 植吉 晃大, 高前田 伸也, 池辺 将之, 本村 真人, 浅井 哲也, "不揮発アナログシナプスデバイスの素子数を半減する重み符号固定事前学習法とその深層学習への適用," 日本神経回路学会第27回全国大会, 北九州国際会議場, (福岡), 2017年9月20-22日.
  11. 廣瀨 一俊, 安藤 洸太, 植吉 晃大, 池辺 将之, 浅井 哲也, 本村 真人, 高前田 伸也, "量子化誤差を考慮したニューラルネットワークの学習手法," 人工知能学会人工知能基本問題研究会 (SIG-FPAI), 小樽市公会堂, (小樽), 2017年8月8-9日.
  12. 安藤 洸太, 植吉 晃大, 折茂 健太郎, 米川 晴義, 佐藤 真平, 中原 啓貴, 池辺 将之, 浅井 哲也, 高前田 伸也, 黒田 忠広, 本村 真人, "[依頼講演] BRein Memory: バイナリ・インメモリ再構成型深層ニューラルネットワークアクセラレータ," 電子情報通信学会集積回路研究会 (ICD), 北海道大学情報教育館, (札幌), Jul. 31-Aug. 2, 2017.
  13. 廣瀨 一俊, 植松 瞭太, 安藤 洸太, 折茂 健太郎, 植吉 晃大, 高前田 伸也, 池辺 将之, 浅井 哲也, 本村 真人, "対数量子化による深層ニューラルネットワークのメモリ量削減," 電子情報通信学会コンピュータシステム研究会 (CPSY), 登別温泉第一滝本館, (登別), 2017年5月23日.
  14. 植松 瞭太, 廣瀨 一俊, 安藤 洸太, 折茂 健太郎, 植吉 晃大, 高前田 伸也, 池辺 将之, 浅井 哲也, 本村 真人, "動的再構成ハードウェアアーキテクチャを活かしたCNNの実装と評価," 電子情報通信学会リコンフィギャラブルシステム研究会 (RECONF), 登別温泉第一滝本館, (登別), 2017年5月22日.
  15. 安藤 洸太, 植吉 晃大, 廣瀨 一俊, 折茂 健太郎, 植松 瞭太, 高前田 伸也, 池辺 将之, 浅井 哲也, 本村 真人, "二値化ニューラルネットワークアクセラレータのアーキテクチャ検討," 電子情報通信学会リコンフィギャラブルシステム研究会 (RECONF), 登別温泉第一滝本館, (登別), 2017年5月22日.
  16. 植吉 晃大, 安藤 洸太, 折茂 健太郎, 高前田 伸也, 池辺 将之, 浅井 哲也, 本村 真人, "FPGAを用いたCNNの最適ハードウェア構成とその二値化検討," 電子情報通信学会リコンフィギャラブルシステム研究会 (RECONF), 登別温泉第一滝本館, (登別), 2017年5月22日.
  17. 安藤 洸太, 折茂 健太郎, 植吉 晃大, 浅井 哲也, 本村 真人, "深層畳込みニューラルネットワークに向けたデータ流再構成型演算器アレイアーキテクチャ," 電子情報通信学会リコンフィギャラブルシステム研究会, 富士通研究所, (川崎), 2016年5月19-20日.
  18. 折茂 健太郎, 安藤 洸太, 植吉 晃大, 浅井 哲也, 本村 真人, "長期時系列予測が可能な順伝播時系列メモリネットワークのFPGAアーキテクチャ," 電子情報通信学会リコンフィギャラブルシステム研究会, 富士通研究所, (川崎), 2016年5月19-20日.
  19. 安藤 洸太, 折茂 健太郎, 植吉 晃大, 浅井 哲也, 本村 真人, "深層畳込みニューラルネットワークのアレイ型並列演算LSIアーキテクチャ," LSIとシステムのワークショップ, 東京大学生産技術研究所, (東京), 2016年5月16-17日.
  20. 折茂 健太郎, 安藤 洸太, 植吉 晃大, 浅井 哲也, 本村 真人, "時系列予測ニューラルネットワークのFPGAアーキテクチャ," LSIとシステムのワークショップ, 東京大学生産技術研究所, (東京), 2016年5月16-17日.
  21. 植吉 晃大, 丸亀 孝生, 浅井 哲也, 本村 真人, Schmid A., "並列・スケーラブルな制約付きボルツマンマシンのハードウェア実装におけるメモリエラー耐性評価," LSIとシステムのワークショップ, 東京大学生産技術研究所, (東京), 2016年5月16-17日.
  22. 丸亀 孝生, Schmid A., 植吉 晃大, 浅井 哲也, "脳信号の異常判定をモチーフとしたDeep Learningハードのエラー耐性解析," LSIとシステムのワークショップ, 東京大学生産技術研究所, (東京), 2016年5月16-17日.
  23. 植吉 晃大, 浅井 哲也, 本村 真人, "深層学習プロセッサ実現に向けた制約付きボルツマンマシンの並列・スケーラブルアーキテクチャ," LSIとシステムのワークショップ, 北九州国際会議場, (北九州市), 2015年5月11-13日.

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